二、新建工程

Step1:點擊設(shè)置

Step2:在Top level project path中輸入路徑

Step3:點擊File -> Open Project，路徑會指向step2中設(shè)置的路徑

注意：易靈思的工程名為.xml，而不是.peri.xml，.peri.xml用于存放interface designer中的參數(shù)設(shè)置。

把retiming和seq_opt設(shè)置為0

點擊ok，新建工程完成。

三、添加源文件

四、管腳約束

這里我們以一個LED點燈為例，代碼如下：

Efinty是通過interface designer工具來設(shè)置IO等和外設(shè)相關(guān)的接口及電氣屬性的。Interface designer操作界面的打開通過下面的Open Interface Desinger來實現(xiàn)。

Core 與interface的關(guān)系

Eifinty采用的把邏輯資源和硬核資源分開的架構(gòu)，代碼部分只針對邏輯資源，也就是我們這里提到的Core,而IO及其他硬核部分的配置在interface Designer工具中。下圖是interface與Core的關(guān)系，它們之間通過被稱作Siganl Interface的連線資源實現(xiàn)互聯(lián)。

因為習(xí)慣問題，使用者在最初一定會存在一些問題，但是習(xí)慣之后它也是有不少優(yōu)勢存在的。比如說，在前期的硬件設(shè)計中，只需要在Interface Designer中添加已添加的IO及其他需要的硬件接口，并通過一鍵檢測就可以很清楚的知道與外設(shè)的連接是否合理，不需要考慮內(nèi)部因為沒有完整的程序而可能被優(yōu)化的風(fēng)險。另外有些interface的選項在修改之后可以不需要先編譯而直接生成數(shù)據(jù)流。

interface與core的關(guān)系

interface界面

告訴軟件FPGA目前的bank電壓，硬件電路的bank電壓要和interface中的一致，如果電壓設(shè)置不一致可能存在長時間運行致使芯片失效。設(shè)置位置在Device Setting -->I/O Banks

Step1:右鍵選擇GPIO

Step2:根據(jù)選擇的是單線還是多線來選擇Create Block還是Create Bus

Step3:編輯IO屬性,IO屬性如下：

檢測Interface設(shè)計是否存在問題。

保存設(shè)置，點擊Check Design，檢查interface是否存在問題。

再點Generate Efinity Constraint Files，我們就可以在Result --> interface下面看到生成一些文件。通過xxx_template.v復(fù)制例化接口

六 添加約束

添加約束的目的是為了告訴FPGA你的設(shè)計指標(biāo)及運行情況。在上面的生成約束之后，在Result àxx.sdc中提供約束參考（請注意該文件不能直接添加到工程中，需要熱復(fù)制到別的指定目錄），對于gclk時鐘需要手動添加約束的時鐘周期，對于PLL生成的時鐘已經(jīng)約束完整。

編譯完成之后可以查看時序報告，也可以通過routing àxx.timing.rpt來查看路徑詳細(xì)延時信息，如果想查看更可以通過指令來打印或者通過print_critical_path來控制打印的路徑數(shù)量 。

編譯

點擊dashboard中Toggle Automated Flow來設(shè)置是單步還是全程編譯(暗色是單步)，下面是綜合，布局，布線，生成數(shù)據(jù)流，stop的相應(yīng)按鍵。軟件左下角會的編譯進行提示編譯進程。

七 添加debug

7.1通過向?qū)砑觗ebug

點擊Open Debugger Wizard

(1)設(shè)置Buffer Depth

(2)Input Pipeline Stage

(3)Capture control

(4)JTAG USER TAP

(5)修改時鐘域

(6)Probe Type

7.2手動debug

手動debug的方式就是自己一個個添加debug的信號 ，當(dāng)然這種方式也可以添加 VIO,VIO可以通過JTAG產(chǎn)生一些控制信號。手動添加debug的方式如下。

step1:點擊OpenDebugger打開Efinity Debugger頁面，在Perpectives下面選擇Profile Editor.

Step2:根據(jù)需要選擇添加VIO或者LA.

Step3: 以添加LA為例，點擊右側(cè)的add_probe來添加需要的信號，然后在Name中修改信號名字，Width中指定信號位寬及Probe Trigger or Data中設(shè)置信號的觸發(fā)屬性。如果要刪除信號就點擊右側(cè)的帶“X"的remove Probe.

另外可以指定Data Depth，也就是數(shù)據(jù)采樣深度，Input Pipeline Stage對可以數(shù)據(jù)打拍，用于優(yōu)化時序。

step4 添加VIO。根據(jù)需要選擇vio界面的add source和add probe 來添加自己需要的信號。如果要刪除信號則選擇remove source/probe.

step5:點擊Generate，會在工程目錄下就會生成一個debug_top.v，把該文件添加到工程并例化。效果如下。

step6.添加JTAG。打開interface Designer，右擊選擇JTAG User Tap,添加JTAG Block，并指定JTAG resource，如下圖中選擇JTAG user1.然后生成約束例化信號。

注意通過向?qū)砑覦ebugger和通過手動添加debuger這兩種方式不能共存。另外要注意在interface Designer中添加了User Tap之后，在添加向?qū)r要選擇不同的User Tap號，否則會提示接口有占用。如下圖指示“ERROR: jtage resource = JTAG USER1 has been occupied"。

7.3 在線調(diào)試

該步驟需要在配置FPGA之后再能操作。

觸發(fā)條件的設(shè)置

捕獲設(shè)置：

?觸發(fā)位置

?分段數(shù)量

?窗口嘗試

九 仿真

易靈思為所有IP提供了仿真模型

以FIFO為例,在工具欄中選擇IP Catalog

另外 關(guān)于interfce Designer接口的仿真模型在路徑C:\Efinity\2023.1\pt\sim_models\Verilog下。