這一篇，總結一下level shifter的晶體管級工作原理，就從最傳統的結構講起，詳細分析這個level shifter是怎么實現電平轉換功能的。

首先，level shifter是電平轉換器，可以將高電壓域轉換到低電壓域，也可以將低電壓域轉換到高電壓域，有的level shifter可同時實現這兩個功能，有的則只能實現一種，具體看designer怎么設計，下面以低電壓域轉換到高電壓域轉換電路為例，詳細說明level shifter是怎么實現電平轉換的，高電壓域到低電壓域的轉換，也是同樣的道理，不同電路結構可借鑒這個最傳統的level shiter結構去分析，畢竟這個結構在1984年就已被發明應用。

首先說明一個知識點，MOS管進入深線性區的條件：Vds<<2(Vgs-Vth),也就是說當Vgs很大，Vds很小時，容易進入深線性區。

這里稱低電壓為VDDL，高電壓為VDDH，level shifter就是實現如下圖所示的高低電壓之間的電平轉換，一般是用在數字電路中，有時序的信號之間。

比如說我這里有一個clk信號是1.6V的swing，但是另一個模塊需要用到3.3V的clk信號，那么這個時候就需要level shifter完成1.6V到3.3V的一個轉換。

紅色線就是電路中的IN1，黑色線就是想得到輸出OUT。

一般情況下，輸入IN1的swing就是0-VDDL，這里VDDL足以讓M1和M2開啟。

不用思考也知道，level shifter是很容易傳輸0電平的，當輸入IN1是0V的時候，IN2是VDDL，M2開啟，M點被下拉到地即0V，此時M3開啟，N點被下拉到VDDH，M4關斷，經過inverter輸出OUT=0, 0電平就這么shift完成了，這個電路的主要分析點在于，IN1從0轉到VDDL的過程，OUT輸出0-VDDH的過程。

我們就假設電路的初態是IN1=0，IN2=VDDL，M=0，N=VDDH，OUT=0。

此時這個狀態，M1關斷，M2開啟，M3在深線性區（無電流，Vds=0），M4關斷。接下來，IN1由0增加到VDDL，此時IN2由VDDL減小到0，M1開啟，M2關斷，M1開啟使得N點被下拉到地，即N點會由VDDH下降到0V，N點電壓減小，使得M3的Vds由0開始增大，M3很快由深線性區進入線性區。

這一點不懂的看下圖，紅色圈圈是深線性區的區域，此時MOS管的Vds很小很小，管子的電流幾乎可以忽略，但是當Vds稍微增大，管子就很快進入線性區（藍色圈圈區域），瞬間有了電流，也就是說，深線性區只是一個很小的范圍。

M3進入線性區有了電流，M1進入飽和區有了電流。（M1由關斷到開啟，肯定是先進入飽和區，因為這個臨界點時，M1的Vds=VDDH>Vgs-Vth1=VDDL-Vth1，肯定是飽和區）。

從圖中也可以得出，M1的飽和區電流肯定先是大于M3的線性區電流，使得N點持續由VDDH放電到地，這個過程不能使得M1電流小于M3電流，否則N點下拉失敗，OUT無法輸出高電平VDDH。

也就是說，這個過程中M1和M3競爭，M1要贏過M3，才會使得N點下拉成功，OUT輸出VDDH。同理，M2也要贏過M4。

那么，M1是如何和M3競爭的呢？

第一種情況：當N點放電的時候，N點電壓由VDDH減小，即M1的Vds減小，M3的Vds增大，M1的電流減小，M3的電流增大，那么，兩者會有相等的時候嗎？肯定會有，當兩者電流相等的時候，如果N點電壓足夠高，使得M4無法導通，那么M1和M3會一直保持這個電流，N點電壓保持，電路維持在這個狀態。這個狀態是我們不希望的。

第二種情況：當M3電流增大，M1電流減小過程中，在二者電流相等之前，N點電壓就足以使得M4導通，M點被上拉到VDDH，M3關斷，上拉能力很快減弱到沒有，使得N點繼續放電到0，輸出OUT輸出高電平VDDH，這種情況是我們希望的。

正反饋在哪里呢，當N點電壓減小到使得M4導通，那么M點電壓增大，促使M3關斷，下拉能力減小，使得N點繼續減小，這就是正反饋。

那么，如何才能保證是第二種狀態而不是第一種呢？只要nmos的下拉大于pmos的上拉就可以了。

臨界點的M1和M3的寬長比計算依據：當M1和M3電流相等時，N點電壓恰好使得M4導通，即N點電壓為VDDH-|Vth4|。（M3和M4的Vth相等）

具體計算過程：M1的飽和區電流和M3的線性區電流相等，即以下公式，

由Id3=Id1，得到

此值一般大于1很多，一般也不會刻意去計算這個值，只需要nmos的W/L取很大，pmos取倒比管，就能滿足nmos的下拉大于pmos的上拉能力。