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芯片算力提升

隨著ChatGPT強(qiáng)勢來襲，AI人工智能應(yīng)用層出不窮。智能化時(shí)代，數(shù)據(jù)量指數(shù)型增長，摩爾定律已經(jīng)不能滿足當(dāng)前的數(shù)據(jù)處理需求，元器件的物理尺寸已經(jīng)接近極限。人工智能的硬件平臺面臨兩大艱巨挑戰(zhàn)：算力不足和能效過低。那么，有什么方法提高芯片的算力呢？

其實(shí)關(guān)鍵還是在于系統(tǒng)設(shè)計(jì)和芯片加工。系統(tǒng)設(shè)計(jì)，重在高性能微架構(gòu)和先進(jìn)算術(shù)運(yùn)算，芯片加工則有賴于先進(jìn)工藝制程和先進(jìn)封裝制備。本期，我們試著從芯片架構(gòu)方面，探討芯片算力提升的話題。

（一）

計(jì)算芯片架構(gòu)趨勢：存算一體

現(xiàn)在，無論是CPU還是GPU，采用的都是70年前的馮.諾伊曼體系架構(gòu)。馮諾依曼體系結(jié)構(gòu)是現(xiàn)代計(jì)算機(jī)的基礎(chǔ)。在馮諾依曼架構(gòu)中，計(jì)算和存儲(chǔ)功能分別由中央處理器和存儲(chǔ)器完成。計(jì)算機(jī)的CPU和存儲(chǔ)器是相互獨(dú)立發(fā)展的，也就是CPU和內(nèi)存是在不同芯片上的，它們之間的通信要通過總線來進(jìn)行。數(shù)據(jù)量少的時(shí)候沒問題，但一旦數(shù)據(jù)變多，總線本身就會(huì)擁擠成為瓶頸。而現(xiàn)在的GPU，并行處理能力越來越強(qiáng)。當(dāng)數(shù)據(jù)傳輸速度不夠時(shí)，就會(huì)限制算力的天花板， 嚴(yán)重影響目標(biāo)應(yīng)用程序的功率和性能。

業(yè)界很多也都在研究相關(guān)的解決方案，以實(shí)現(xiàn)更為有效的數(shù)據(jù)運(yùn)算和更大的數(shù)據(jù)吞吐量，其中“存算一體”被認(rèn)為是未來計(jì)算芯片的架構(gòu)趨勢。它是把之前集中存儲(chǔ)在外面的數(shù)據(jù)改為存在GPU的每個(gè)計(jì)算單元內(nèi)，每個(gè)計(jì)算單元既負(fù)責(zé)存儲(chǔ)數(shù)據(jù)，又負(fù)責(zé)數(shù)據(jù)計(jì)算。

這幾天，清華大學(xué)研制出全球首顆全系統(tǒng)集成的、支持高效片上學(xué)習(xí)（機(jī)器學(xué)習(xí)能在硬件端直接完成）的憶阻器存算一體芯片，可謂刷爆行業(yè)媒體圈。這項(xiàng)最新的研究證明了在全集成憶阻器存算一體系統(tǒng)上實(shí)現(xiàn)矩陣向量乘法的可行性。據(jù)了解，清華大學(xué)的研究團(tuán)隊(duì)對芯片算法、系統(tǒng)、架構(gòu)、電路與器件進(jìn)行了全層次協(xié)同優(yōu)化設(shè)計(jì)：

■器件層面，實(shí)現(xiàn)300萬個(gè)具有高模擬可編程性的憶阻器與CMOS電路的單片集成；

■電路層面，提出電壓模神經(jīng)元電路，支持可變精度計(jì)算、激活操作、低功耗模數(shù)轉(zhuǎn)換；

■架構(gòu)層面，提出雙向TNSA（transposable neurosynaptic array）架構(gòu)，以最小的面積、能耗開銷實(shí)現(xiàn)靈活的數(shù)據(jù)流重構(gòu)；

■系統(tǒng)層面，48個(gè)CIM核心支持多種權(quán)重映射方案，提高推理任務(wù)并行度；算法層面，利用多種硬件-算法協(xié)同優(yōu)化方案，降低硬件非理想特性對準(zhǔn)確率的影響。

傳統(tǒng)計(jì)算系統(tǒng)，其計(jì)算器件用的是場效應(yīng)晶體管，計(jì)算范式是布爾邏輯數(shù)字計(jì)算，架構(gòu)采用的是存算分離；而存算一體計(jì)算系統(tǒng)的計(jì)算器件是憶阻器，計(jì)算范式用的是物理定律模擬計(jì)算，架構(gòu)是存算一體。存算一體架構(gòu)徹底消除了數(shù)據(jù)在邏輯處理器與存儲(chǔ)芯片之間的搬遷問題，減少能量消耗及延遲。據(jù)公開資料顯示，相同任務(wù)下，該芯片實(shí)現(xiàn)片上學(xué)習(xí)的能耗僅為先進(jìn)工藝下專用集成電路（ASIC）系統(tǒng)的1/35，同時(shí)有望實(shí)現(xiàn)75倍的能效提升。

摩爾定律很好的歸納了信息技術(shù)進(jìn)步的速度，但隨著半導(dǎo)體芯片技術(shù)的快速發(fā)展，摩爾定律已經(jīng)不太適用于現(xiàn)在的半導(dǎo)體芯片發(fā)展規(guī)律了。馮諾依曼架構(gòu)遇到了瓶頸，這時(shí)便需要憶阻器的魔力，來實(shí)現(xiàn)存算一體，打破傳統(tǒng)的馮諾依曼架構(gòu)，開拓新的存儲(chǔ)器道路。談到這里，我們就必須來認(rèn)識認(rèn)識憶阻器這個(gè)非線性電路元件了。

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（二）

憶阻器的發(fā)展

憶阻器英文名為memristor, 也被稱為阻變存儲(chǔ)器（RRAM），用符號M表示，與電阻R，電容C，電感L構(gòu)成四種基本無源電路器件。它是連接磁通量與電荷之間關(guān)系的紐帶，同時(shí)具備電阻和存儲(chǔ)的性能，是一種新一代高速存儲(chǔ)單元。其功耗，讀寫速度都要比傳統(tǒng)的隨機(jī)存儲(chǔ)器優(yōu)越，是硬件實(shí)現(xiàn)人工神經(jīng)網(wǎng)絡(luò)突觸的最好方式，主要應(yīng)用于非易失存儲(chǔ)、邏輯運(yùn)算以及類腦神經(jīng)形態(tài)計(jì)算。

憶阻器全稱記憶電阻，是一種具有電荷記憶功能的非線性電阻，于1971年，由加州大學(xué)伯克利分校的華裔科學(xué)家蔡少棠教授提出。蔡教授從電路完整性角度出發(fā)，從數(shù)學(xué)上推導(dǎo)出憶阻器的概念。不過，由于缺乏實(shí)驗(yàn)的支撐，而且傳統(tǒng)存儲(chǔ)器在工藝上和摩爾定律契合的很好，一直在刷新著自己的存儲(chǔ)極限，所以在那之后的很長一段時(shí)間，人們認(rèn)為沒有必要花費(fèi)時(shí)間和金錢去研究憶阻器。

憶阻器發(fā)展的拐點(diǎn)，發(fā)生在2000年之后。2000-2008年，A Beck等人在Cr摻雜的SrZrO3中觀察到憶阻器滯回曲線，并指出器件具有存儲(chǔ)功能，2006年HP實(shí)驗(yàn)室證明了Crossbar RRAM，并于2008年在《Nature》發(fā)表了“下落不明的憶阻器找到了”的相關(guān)文章，同年，HP公司制備出憶阻器。科學(xué)家們開始意識到憶阻器的優(yōu)勢和作用，全世界相關(guān)科學(xué)家都紛紛參與到憶阻器的研究中來，憶阻器研究高潮就此到來。

類腦計(jì)算及神經(jīng)形態(tài)計(jì)算是當(dāng)今科研熱點(diǎn)之一，憶阻器是神經(jīng)元網(wǎng)絡(luò)的核心器件，它為發(fā)展信息存儲(chǔ)與處理融合的新型計(jì)算體系架構(gòu)，突破傳統(tǒng)馮·諾伊曼架構(gòu)瓶頸，提供了可行的路線，其性能直接影響神經(jīng)元網(wǎng)絡(luò)的計(jì)算能力。

下面為大家分享一段教學(xué)視頻，是清華大學(xué)高濱教授主講的“憶阻器存算一體芯片與類腦計(jì)算”。高濱老師表示，現(xiàn)有計(jì)算系統(tǒng)普遍采用存儲(chǔ)和運(yùn)算分離的架構(gòu)，存在存儲(chǔ)墻與功耗墻瓶頸，嚴(yán)重制約了系統(tǒng)算力和能效的提升。存算合一的電子突觸就是憶阻器。不過，憶阻器也面臨著嚴(yán)峻的挑戰(zhàn)。核心挑戰(zhàn)之一是器件非理想特性，即憶阻器件性能存在離散性和不穩(wěn)定性，嚴(yán)重影響計(jì)算精度；另一個(gè)關(guān)鍵挑戰(zhàn)就是模擬計(jì)算的誤差累積。

清華大學(xué)高濱教授的教學(xué)報(bào)告視頻

高濱教授介紹，解決的辦法就是存算一體芯片的協(xié)同設(shè)計(jì)。存算一體芯片急需跨層次的協(xié)同優(yōu)化方案，單一層面的優(yōu)化已經(jīng)難以達(dá)到高性能。其實(shí)憶阻器研究的每一次推進(jìn)和成功，都離不開測試設(shè)備提供的數(shù)據(jù)支持。高濱表示：“測試設(shè)備的進(jìn)步，為憶阻器的研發(fā)做出了重要的貢獻(xiàn)！”

高濱教授關(guān)于憶阻器研究的幾個(gè)關(guān)鍵時(shí)間點(diǎn)

（三）

憶阻器電學(xué)測試現(xiàn)狀與展望

存算一體技術(shù)對憶阻器特性要求非常高，測試難度也很大。通常，憶阻器的測試可分為三大類，即：

■憶阻器基礎(chǔ)研究測試，包括憶阻器參數(shù)表征、分類及測試流程，以及分析器件在相應(yīng)的交流、直流、脈沖電信號作用下的憶阻特性；

■憶阻器性能研究特性，旨在提高憶阻器存儲(chǔ)性能和模擬神經(jīng)元的性能，如功耗、擦寫速度、集成度和可靠性等各方面；

■最后是憶阻器集成及應(yīng)用研究測試，憶阻器單元集成結(jié)構(gòu)是實(shí)現(xiàn)陣列憶阻器的關(guān)鍵，如1T1R、1TNR等cell及陣列結(jié)構(gòu)的測試。

如果憶阻器被用于神經(jīng)元方面的研究，其性能測試除了擦寫次數(shù)和數(shù)據(jù)保留時(shí)間外，還需要進(jìn)行神經(jīng)突觸阻變動(dòng)力學(xué)測試。

泰克公司在憶阻器測試方面有著成熟的方案，豐富的經(jīng)驗(yàn)，以及很高的市場占有率。如果您有興趣深度學(xué)習(xí)憶阻器測試相關(guān)的知識、了解測試手段及方案，可點(diǎn)擊閱讀原文，下載憶阻器/神經(jīng)元網(wǎng)絡(luò)測試白皮書，并申請技術(shù)支持。

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