背面電力傳輸打破了在硅晶圓正面處理信號(hào)和電力傳輸網(wǎng)絡(luò)的長期傳統(tǒng)。通過背面供電，整個(gè)配電網(wǎng)絡(luò)被移至晶圓的背面。硅通孔 (TSV) 將電源直接從背面?zhèn)魉偷秸妫鵁o需電子穿過芯片正面日益復(fù)雜的后道工序 (BEOL) 堆棧。

圖 1：背面電力傳輸網(wǎng)絡(luò)的示意圖，允許將電力傳輸與信號(hào)網(wǎng)絡(luò)解耦。

下一代邏輯的游戲規(guī)則改變者

背面供電網(wǎng)絡(luò) (BSPDN) 的目標(biāo)是緩解邏輯芯片正面后端生產(chǎn)線 (BEOL) 的擁塞。此外，在標(biāo)準(zhǔn)單元層面，它承諾通過設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）更有效地安排互連。這將有助于進(jìn)一步縮小邏輯標(biāo)準(zhǔn)單元的尺寸。系統(tǒng)級(jí)也有望受益，系統(tǒng)級(jí)日益受到功率密度上升和電源電壓（或 IR）急劇下降的影響。由于背面供電互連可以做得更大、電阻更小，因此 BSPDN 被認(rèn)為可以顯著降低片上 IR 壓降。這將有助于設(shè)計(jì)人員保持穩(wěn)壓器和晶體管之間允許的 10% 功率損耗裕度。此外，

2019年，imec率先提出了背面供電的概念，并與Arm合作量化了系統(tǒng)層面的優(yōu)勢。與此同時(shí)，BSPDN 已作為 2nm 及以上技術(shù)節(jié)點(diǎn)的上下文感知互連解決方案進(jìn)入imec 的路線圖。最近，一些主要芯片制造商宣布在其下一代邏輯技術(shù)的商業(yè)制造工藝中引入背面配電。

具體 BSPDN 案例：nTSV 落在埋地電源軌上

BSPDN 給芯片處理帶來了新的工藝步驟和集成挑戰(zhàn)，包括例如基板極度減薄、微米或納米 TSV 處理、背面到正面對(duì)準(zhǔn)以及背面處理對(duì)有源前端生產(chǎn)線器件的影響。E. Beyne 等人在 2023 年 VLSI 邀請(qǐng)論文中回顧了這些集成流程及其挑戰(zhàn)。

通過實(shí)施這些工藝步驟，imec 實(shí)驗(yàn)性地演示了 BSPDN 的一種具體實(shí)施方式：背面供電與埋入式電源軌 (BPR) 相結(jié)合，如 VLSI 2022 所示。BPR 是嵌入芯片前端深處的垂直金屬化層。離線，與標(biāo)準(zhǔn)電池并行運(yùn)行。imec 使用這些 BPR 將按比例縮放的 FinFET 器件連接到背面和正面。功率從背面通過 320nm 深的 nTSV 以 200nm 的緊密間距落在 BPR 上，而不占用標(biāo)準(zhǔn)單元的任何面積。背面處理不會(huì)對(duì) FinFET 器件的前端性能產(chǎn)生負(fù)面影響。

圖 2：TEM 圖像顯示連接到晶圓背面和正面的按比例縮小的 FinFET (VLSI 2022)。

塊級(jí)評(píng)估：高密度與高性能案例

雖然上述工作著眼于標(biāo)準(zhǔn)單元級(jí)別的 BSPDN 和晶體管的連接性，但imec 和 Arm 已采取下一步：縮小到塊級(jí)別（代表集成電路的較大部分），其中的好處BSPDN 可以得到充分收獲。他們調(diào)查了與前端 PDN 實(shí)施相比，BSPDN + BPR 實(shí)施是否可以在塊級(jí)別提高電源完整性。

通過設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 進(jìn)行的塊級(jí)評(píng)估可以評(píng)估片上 IR 壓降，這是量化功率傳輸性能的主要指標(biāo)。它還通過量化 PDN 對(duì)功耗、性能和面積 (PPA) 的影響，提供有關(guān) PDN 對(duì)集成電路的侵入程度的信息。該研究還揭示了如何調(diào)整某些旋鈕以針對(duì)特定操作條件優(yōu)化 PDN。

事實(shí)證明，在高密度邏輯操作條件下，基于 BSPDN 的設(shè)計(jì)的性能優(yōu)于前端 PDN 設(shè)計(jì)。在高密度邏輯中，設(shè)計(jì)經(jīng)過優(yōu)化，可最大限度地節(jié)省功耗并減少面積。對(duì)于基于納米片的器件架構(gòu)，這可以通過保持納米片的寬度盡可能小來實(shí)現(xiàn)。但迄今為止，高性能邏輯的收益從未被量化。高性能邏輯的目標(biāo)是快速開關(guān)和高驅(qū)動(dòng)電流，實(shí)現(xiàn)通常具有更大片寬度和閾值電壓的納米片器件。功率密度要求甚至比高密度邏輯更為嚴(yán)格，因此，BSPDN 的優(yōu)勢預(yù)計(jì)將更具影響力。

BSPDN + BPR：塊級(jí) PPA 助推器

在 VLSI 2023 上發(fā)表的一篇論文中，imec 和Arm評(píng)估了 (BS)PDN 對(duì) Arm 商用高性能 64 位處理器模塊的影響。我們?cè)u(píng)估了三種不同的 PDN 實(shí)現(xiàn)：傳統(tǒng)的前端實(shí)現(xiàn)、具有前端連接的埋地電源軌，以及帶有 nTSV 落在埋地電源軌上的背面電力傳輸網(wǎng)絡(luò)。開發(fā)了高性能的imec A14納米片工藝設(shè)計(jì)套件（PDK），以保證高性能計(jì)算模塊的實(shí)際實(shí)現(xiàn)。內(nèi)部開發(fā)的分析模型與物理設(shè)計(jì)框架結(jié)合使用，以實(shí)現(xiàn)塊級(jí) PPA 評(píng)估和 IR 壓降驗(yàn)證。

與前端 PDN 相比，BSPDN 同時(shí)實(shí)現(xiàn)了 6% 的頻率和 16% 的面積改進(jìn)，并且在能耗方面沒有任何缺點(diǎn)。與實(shí)施具有前端連接的 BPR 相比，BSPDN 的頻率提高了 2%，面積縮小了 8%，能耗降低了 2%。

圖 3：BSPDN (BS-PDN) 與兩種前端實(shí)現(xiàn)（M0 PDN；BPR PDN）之間的核心面積比較，適用于寬松節(jié)距 (36CPP) 和緊節(jié)距 (24CPP) 以及低和高目標(biāo)頻率。BSPDN 在表現(xiàn)出性能下降之前到達(dá)較小的核心區(qū)域（如 VLSI 2023 中所示）。

研究人員為 IR 壓降評(píng)估確定了 35mV 的最大允許功率損耗，相當(dāng)于標(biāo)稱電源電壓 (V DD + V SS ) 的 10%。對(duì)于 BSPDN 實(shí)施，該目標(biāo)是通過寬松的 nTSV 節(jié)距（4-6μm）實(shí)現(xiàn)的，代表“分接”功率的節(jié)距。然而，對(duì)于這兩種前端選項(xiàng)，這一目標(biāo)只能通過非常緊密的 PDN 間距（或小 CPP）來實(shí)現(xiàn)，從而對(duì)處理器的性能產(chǎn)生負(fù)面影響。

imec 團(tuán)隊(duì)還研究了如何進(jìn)一步提高 BSPDN 外殼的電源完整性，例如通過更改 nTSV 所用的材料。當(dāng)使用 Ru 代替 W 時(shí)，由于 nTSV 電阻得到改善，IR 壓降可進(jìn)一步降低 23%。

簡而言之，BSPDN 作為塊級(jí) PPA 增強(qiáng)器和 IR 壓降減小器的潛力可以在高性能計(jì)算環(huán)境中得到充分發(fā)揮。

標(biāo)準(zhǔn)單元級(jí)背面連接選項(xiàng)

到目前為止，研究人員只討論了 BSPDN 的一種實(shí)現(xiàn)方式，其中通過位于 BPR 上的 nTSV 將電力從背面?zhèn)魉偷秸?。?BPR 開始，一個(gè)小過孔連接到中線 (M0A) 金屬化的底部，以訪問標(biāo)準(zhǔn)單元級(jí)的晶體管。

除了這種“BPR”方法之外，研究人員還在探索在標(biāo)準(zhǔn)單元級(jí)別實(shí)現(xiàn)背面電源連接的其他選項(xiàng)。在 VLSI 2023 上，imec 討論了另外兩種用于訪問納米片晶體管的連接方案。在 TSV 中間方法 (TSVM) 中，中間的高過孔將背面 metal-1 連接到 M0A 金屬的側(cè)面，而無需埋入電源軌。在第三個(gè)也是更高級(jí)的選項(xiàng)中，通孔將納米片的源極-漏極外延的底部直接連接到背面metal 1。這種直接背面連接選項(xiàng) (BSC) 存在三種類型，主要區(qū)別在于接觸區(qū)域的大小。在 BSC-E (epi BSC) 中，過孔僅連接到源漏外延的底部，而在 BSC-M 中，過孔還連接到金屬接觸。

圖 4 – 各種連接選項(xiàng)的模擬結(jié)構(gòu)：TSVM、BPR 和三種風(fēng)格的 BSC（如 VLSI 2023 上介紹的）?！舅{(lán)色=電源和參考電壓（VDD+VSS）；淺藍(lán)色=中間層M0；深藍(lán)色=BEOL金屬-1；黑色=通孔；紅色=門；淺綠色=活性納米片和電介質(zhì)隔離；深綠色=金屬接觸(CT)]。

各種連接方案具有不同的屬性（例如 WNS），對(duì)標(biāo)準(zhǔn)單元的電氣性能和擴(kuò)展?jié)摿哂胁煌挠绊?。一般來說，當(dāng)從 TSVM 轉(zhuǎn)向 BPR 和 BSC 時(shí)，方案變得越來越緊湊，集成起來也更具挑戰(zhàn)性。然而，研究人員預(yù)計(jì)，隨著邏輯路線圖的進(jìn)一步擴(kuò)展，更大的集成復(fù)雜性將被更大的 PPA 增益所抵消。

邁向直接背面連接

在 VLSI 2023 上，imec 量化了高密度（2nm、6T；A14、5T）和高性能（2nm 7T；A14 6T）邏輯的 2nm 和 A14 納米片技術(shù)中不同背面電源選項(xiàng)的 PPA 和擴(kuò)展?jié)摿l件。性能評(píng)估的主要指標(biāo)是環(huán)形振蕩器的模擬頻率，表示為有效驅(qū)動(dòng)電流與有效電容之比 (I eff /C eff )。

對(duì)于 2nm 節(jié)點(diǎn)的高性能邏輯，對(duì)于最大的 7T 標(biāo)準(zhǔn)單元，不同連接選項(xiàng)之間的頻率幾乎沒有任何差異。然而，當(dāng)擴(kuò)展到 A14 時(shí)，TSVM 方法仍然適用于 6T 設(shè)計(jì)，但運(yùn)行速度比 BPR 等慢 8.5%?？傮w而言，BSC-M* 明顯優(yōu)于其他選項(xiàng)（例如，比 BPR 快 5%）。

對(duì)于 2nm 節(jié)點(diǎn)的高密度邏輯，其軌道高度 (6T) 比高性能邏輯更小，不同選項(xiàng)的頻率之間的差異變得更加明顯。當(dāng)擴(kuò)展到A14和5T時(shí)，TSVM不再是可行的選擇，只考慮BPR和BSC。BPR 和 BSC-M* 之間片材寬度的相對(duì)差異現(xiàn)在比 2nm 更大，這使得 BSC-M* 成為明顯的贏家（比 BPR 快 8.9%）。

圖 5：高性能邏輯（N2、7T；A14、6T）和高密度邏輯（N2、6T；A14、5T）系列的各種連接選項(xiàng)的模擬環(huán)形振蕩器頻率（如 VLSI 2023 上所示）。

綜上所述，雖然 TSVM 占用更多空間，但對(duì)于較大單元（例如 2nm 7T 邏輯）來說，它仍然是一個(gè)不錯(cuò)的選擇。然而，BPR 和 BSC 在尺寸和電氣方面具有更好的擴(kuò)展?jié)摿ΑＳ捎诩{米片寬度和接觸面積比其他選項(xiàng)更大，直接背面接觸 BSC-M* 型顯然是小軌道高度的贏家。然而，對(duì)于 BSC-M*，應(yīng)權(quán)衡性能提升與更大的集成挑戰(zhàn)。

imec 團(tuán)隊(duì)目前正在致力于不同背面連接選項(xiàng)的技術(shù)演示，并與 Arm 合作進(jìn)行塊級(jí) PPA 評(píng)估。

超越背面供電

雖然硅晶圓的背面長期未使用，但利用背面的第一個(gè)實(shí)例將是用于電力傳輸。與此同時(shí)，imec 及其行業(yè)合作伙伴也在探索哪些其他功能也可以遷移到背面。例如，考慮全局互連和時(shí)鐘信號(hào)分配。雖然電力傳輸是一種非常特殊的互連類型，針對(duì)最小電阻進(jìn)行了優(yōu)化，但分配時(shí)鐘或其他類型的信號(hào)可能具有不同的屬性，從而改變了背面的尋址方式。Imec 目前正在研究這種功能性背面（或背面 2.0）可能帶來哪些挑戰(zhàn)和機(jī)遇。

審核編輯：劉清