電子發燒友網報道（文/周凱揚）隨著摩爾定律的失效或者說減弱已成定數，除了穩步發展半導體制造工藝外，半導體產業還涌現了不少繼續提高性能的方法，比如Chiplet技術。該技術將復雜的SoC芯片設計分解成模塊化的小芯片單元，再通過die-to-die（D2D）技術將其封裝在一起。

如此一來設計更高效的重復利用成為現實，借助Chiplet設計芯片的廠商們不僅降低了成本，也極大加快了產品上市周期，更可以改善大型單片SoC的良率。當下Chiplet無論是從設計還是制造，以及標準化上都擁有了較為成熟的生態，從這些生態中我們也可以看出為何越來越多的SoC選擇Chiplet設計。

EDA與IP

要說Chiplet生態除了造福下游一眾初創半導體企業外，也帶動了EDA與IP廠商的創新和發展，甚至說他們是直接受益人也不為過。從IP廠商來說的話，目前被Chiplet生態中利用最多的莫過于接口IP的Chiplet，比如新思等IP廠商的產品。同時，類似以太網等接口IP往往無需用到最先進的工藝，很適合用于節省芯片整體成本。

Designware多Die系統解決方案 / 新思

像Blue Cheetah這樣的IP廠商，也推出了為Chiplet定制的D2D互聯IP方案BlueLynx，支持到5nm、7nm、12nm和16nm的工藝節點，且不少Tier1和初創企業都將該方案用于其數據中心、網絡和AI芯片中。

至于相關通用計算類IP在公開Chiplet化的進度上仍較為落后，畢竟這類IP往往是各大廠商最強競爭力的體現。擁有足夠優秀IP的廠商往往會選擇自研產品，而不是拿出來供市場公開重復利用。但RISC-V架構下的IP廠商倒是對此更加開放，而Arm也有心將其用于特定的應用中去，比如服務器CPU。

而EDA廠商目前對Chiplet生態的參與度也相當高，包括新思、Cadence這些本身就有IP業務的廠商在內，本身就有著全流程的EDA工具，自然也都早早參與到Chiplet生態的建設中來。與此同時，多個Chiplet設計的分層測試、診斷維護以及全面檢測功能也屬于EDA廠商的重心，畢竟這對于制造難易程度和長期系統可靠性來說至關重要。

而國產EDA廠商在Chiplet設計上的進度就有些慢了，目前絕大多數國產EDA廠商并沒有提供Chiplet對應的方案，已知開始Chiplet相關技術研發的公司包括華大九天、合見工軟等廠商，考慮到國內EDA廠商對這類先進封裝方案的研究尚處于開始階段，也需要更多的時間積累才有概率趕上國際大廠。

制造與封裝

同樣在半導體制造端，絕大多數廠商都已經開啟了Chiplet的進程，出貨量也在逐漸上升，對于他們來說對Chiplet的支持反而會給他們帶來更多的訂單。以臺積電為例，Chiplet對于他們來說就是一個與3D堆疊技術完美結合的方案。

為此，臺積電于去年在其OIP合作伙伴生態下，成立了新的3DFabric聯盟，拉攏EDA/IP、DCA/VCA、內存、OAST、基板與測試廠商，一同推進Chiplet生態的發展。像AMD這樣的廠商，早就和臺積電合作打造了基于3D Chiplet技術的CPU和APU產品。

3DFabric聯盟 / 臺積電

除了3DFabric的3D堆疊和先進封裝技術外，臺積電還和EDA廠商合作打造了3Dblox這一標準，用于統一設計工具的工作流，讓客戶在臺積電的平臺上進行3D Chiplet IC設計時，擁有更高的靈活度和易用性。

與此同時，Chiplet為封裝廠商創造了更多的機會，即便是初創企業也都有機會參與到最先進的半導體制造流程中來。今年年初，長電科技宣布其XDFOI Chiplet高密度多維異構集成系列工藝已經進入穩定量產階段，且同步實現國際客戶4nm節點的多芯片系統集成封裝產品出貨，最大可實現1500mm2的系統級封裝面積。

據長電科技公布的數據，其XDFOI Chiplet技術可以實現50μm以內的中介層厚度，40μm的微凸點中心距，可以供客戶在更小的單位面積內實現各種高密度工藝的集成，從而做到更小的封裝尺寸。至于國際客戶的4nm封裝訂單，則很有可能是來自某個高性能AI芯片。

再以周秀文、戴偉立夫婦二人和前長電科技執行副總裁韓丙濬2021年成立的Silicon Box為例。這家新加坡初創公司在近期宣布，他們耗資20億美元在本地建立的先進半導體封裝廠正式開放，主打解決Chiplet互聯技術面臨的挑戰。

三大創始人的背景則足以證明了Chiplet的潛力，更何況周秀文早前就提出過Mochi這種模塊化芯片架構的方案。且據CEO韓丙濬稱，早在工廠尚未完工之前，客戶就已經開始排隊了。Silicon Box表示新封裝廠的成立加上其專有的次5μm級互聯技術，將幫助AI、數據中心和電動汽車等領域的客戶實現更快的芯片上市周期，同時保證他們的IP安全性。

目前已知公開有合作意向的客戶就包括了RISC-V AI芯片初創企業Tenstorrent，其兩大高層Jim Keller和Raja Koduri都在近期參觀了Silicon Box的新封裝廠。從Tenstorrent的產品路線圖來看，后續AI芯片中的Chiplet封裝很可能會交由Silicon Box完成。

聯盟與規范

當然了，作為力求席卷行業的一個技術，即便是不開源，也需要有一定的標準規范，比如上文中臺積電聯合EDA廠商推出的3Dblox。同時也需要行業個體和組織共同推動，比如UCIe聯盟。UCIe聯盟作為成立尚不足兩年的Chiplet標準聯盟，已經吸引了一大批巨頭和初創企業的加入。

UCIe協議棧 / UCIe聯盟

在第一版UCIe 1.0規范中，聯盟定義了die-to-die I/O的物理層和協議，同時還有利用另外兩大行業標準PCIe和CXL的軟件棧模型。不過第一版僅僅只針對的是2D和2.5D的芯片封裝，并沒有對一些3D die-to-die 技術提供定義，畢竟這類3D封裝技術還是僅限于部分先進制造廠商，且技術路線各有不同，但UCIe聯盟仍在進行相關的努力。

不過即便是只有2D和2.5D封裝，UCIe也展現出了可觀的帶寬性能，根據今年ISC2023上公布的數據，2D封裝下的Chiplet可以實現4通道73GB/s的帶寬，而2.5D封裝下的Chiplet可以實現32通道630GB/s的帶寬。這樣的密度意味著其能效要遠遠大于標準的PCIe 5.0板載連接。

近日，UCIe聯盟也終于發布了1.1版本的新規范，為Chiplet生態系統又帶來了一些改進，尤其是針對汽車行業。比如預測性失效分析和健康度檢測等，都是汽車這類高可靠性應用中的關鍵特性。同時，1.1版本還引入了新的凸點圖降低了封裝成本。相信隨著UCIe規范的發展，以及越來越多的公司加入這一聯盟，過去的共享IP池也能逐漸變為未來的共享Chiplet池。

寫在最后

即便Chiplet技術對于整個行業來說，是又一次設計效率的蛻變，但我們也需要提防設計創新思維的僵化。未來基于第三方Chiplet打造的芯片會越來越多，卻很有可能依然打著“完全自研”的旗號。Chiplet的存在無疑讓設計公司對可靠IP的選擇變得更加靈活，避免了重復造輪子的問題，即便如此，我們還是應該避免設計同質化的問題，這樣對于市場多樣性和創新發展來說，也能起到更大的推進作用。