信號(hào)完整性分析是一個(gè)很復(fù)雜的系統(tǒng)工程，它是各種影響信號(hào)質(zhì)量和時(shí)序的問題的疊加組合。且隨著信號(hào)速率的提高，信號(hào)完整性問題變得越來越復(fù)雜，需要考慮的因素越來越多。

當(dāng)互連線延時(shí)小于信號(hào)上升時(shí)間1/6時(shí)我們認(rèn)為互連線并未體現(xiàn)出傳輸線效應(yīng)，此時(shí)我們可以認(rèn)為負(fù)載器件接收到的波形都是和驅(qū)動(dòng)端一致的，互連線只起到連接作用。因此，當(dāng)信號(hào)的邊沿很緩（例圖6ns）的時(shí)候，只要互連線的延時(shí)在1ns以內(nèi)，使用什么樣的拓?fù)浣Y(jié)構(gòu)都是一樣的，不會(huì)有太大的信號(hào)完整性問題。但是目前的DDR5數(shù)據(jù)速率已經(jīng)到了6400Mbps，PCIe 5.0的速率已經(jīng)達(dá)到了32Gbps。此時(shí)的信號(hào)邊沿只有幾十甚至十幾ps。這個(gè)時(shí)候任何微小的互連結(jié)構(gòu)如果處理不好都會(huì)對(duì)信號(hào)完整性造成影響。而布線的拓?fù)浣Y(jié)構(gòu)在高速信號(hào)中也起著非常重要的作用，我們需要了解布線拓?fù)浣Y(jié)構(gòu)的設(shè)計(jì)方法。

下面對(duì)點(diǎn)到點(diǎn)的拓?fù)浣Y(jié)構(gòu)及其設(shè)計(jì)方法進(jìn)行介紹。

01

?源端匹配和終端端接

點(diǎn)到點(diǎn)的拓?fù)浣Y(jié)構(gòu)比較簡(jiǎn)單，在前面已經(jīng)介紹了源端匹配和終端端接兩種方式進(jìn)行阻抗匹配。通常情況下使用其中的一種便可以得到較好的信號(hào)完整性。

對(duì)于這兩種方式的優(yōu)缺點(diǎn)顯而易見。源端匹配只需要在驅(qū)動(dòng)端加一個(gè)串阻即可，這種匹配方式非常簡(jiǎn)單適合于大部分點(diǎn)到點(diǎn)信號(hào)。

而終端端接如戴維南端接需要在接收端加兩個(gè)電阻，主要應(yīng)用于SSTL、HSTL電平的DDR、QDR等高速存儲(chǔ)器接口。當(dāng)然也可以對(duì)這一端接方式進(jìn)行簡(jiǎn)化，只在末端加一個(gè)和傳輸線阻抗匹配的電阻將電平拉到VTT電平（VTT=VDDQ/2）也可以獲得和戴維南匹配相同的效果。從DDR3開始數(shù)據(jù)信號(hào)DRAM和控制器端都有ODT功能，DDR5甚至地址控制信號(hào)在DRAM側(cè)都有ODT功能。

有人會(huì)問：“為什么要把ODT功能加到芯片內(nèi)部呢？在PCB上加端接不行嗎？”我再不厭其煩的講一下片上端接（ODT）的好處：

（1）首先，節(jié)約了PCB板的布局面積；

（2）縮短了端接（ODT）到die的距離。

理論上，端接距離信號(hào)的接收端越近，效果越好。對(duì)于DDR4數(shù)據(jù)速率達(dá)到3200Mbps、DDR5再翻一倍達(dá)到了6400Mbps，信號(hào)的邊沿只有20~50ps左右，如果端接不能放到DRAM顆粒內(nèi)部，而是布局在PCB板上，端接到芯片接收端的延時(shí)很容易就超過了信號(hào)邊沿，達(dá)不到理想的端接效果。

因此，對(duì)于點(diǎn)到點(diǎn)拓?fù)涞男盘?hào)，隨著速率的提高源端匹配和終端的端接都做到了芯片的內(nèi)部。即使這樣，我們還是需要了解一下各種端接方式是怎樣改善信號(hào)完整性的。

如下所示使用hyperlynx搭建仿真拓?fù)鋪韺?duì)終端匹配的性能進(jìn)行驗(yàn)證。（a）用兩個(gè)100ohm電阻搭建的標(biāo)準(zhǔn)戴維南端接，（b）使用一個(gè)50ohm的簡(jiǎn)化的VTT匹配。

上面的仿真結(jié)果綠色為未加匹配情況下接收段的接收波形，藍(lán)色為標(biāo)準(zhǔn)戴維南匹配的接收端波形，紅色為簡(jiǎn)化后的VTT匹配接收端波形。可以看出在未加匹配的情況下由于反射存在接收端波形存在嚴(yán)重的振鈴；標(biāo)準(zhǔn)的戴維南匹配和簡(jiǎn)化的VTT匹配都能夠起到消除反射的作用改善接收端接收到的信號(hào)質(zhì)量。從這個(gè)角度來說使用VTT端接似乎能夠使設(shè)計(jì)更加簡(jiǎn)單，但是不要忘了我們需要一個(gè)額外的電源芯片來提供VTT電源。由此我們?cè)诿鎸?duì)點(diǎn)到點(diǎn)的拓?fù)鋾r(shí)應(yīng)該優(yōu)先考慮使用源端匹配是否能夠解決信號(hào)完整性性問題。

02

接收端加串阻

除了源端匹配、終端端接這兩種方式外還有一種方式能夠在一定程度上解決反射引起的信號(hào)完整性問題。那就是在接收端串連一個(gè)比較大的電阻。需要注意這個(gè)電阻所起到的作用并不是阻抗匹配，它是通過和接收端器件的負(fù)載電容組成一個(gè)RC低通濾波將由反射造成的高頻振鈴、回溝等吸收。通過仿真對(duì)這一方式進(jìn)行驗(yàn)證。（a）為未加任何匹配的拓?fù)洌唬╞）僅在接收端加100ohm串阻的拓?fù)洹?/p>

如上所示，紅色為未加任何匹配時(shí)接收端的接收波形，存在嚴(yán)重的過沖和振鈴；藍(lán)色所示為接收端加100ohm串阻時(shí)接收端的波形，有效地消除了過沖和振鈴。雖然這種方法可以有效消除過沖和振鈴，但是也會(huì)導(dǎo)致信號(hào)邊沿變緩。這在低速信號(hào)中可能不會(huì)造成太大的影響，但是對(duì)于DDR等高速接口就不能使用這種方式來抑制反射，否則就會(huì)導(dǎo)致信號(hào)時(shí)序余量的惡化。因此，這種方法通常用在一些低速、單向的信號(hào)上，但并不局限于點(diǎn)到點(diǎn)的拓?fù)鋵?duì)于一些負(fù)載拓?fù)淙绻诮邮斩舜嬖趪?yán)重的回溝或者振鈴時(shí)也可以采用。

需要注意的是接收端的串阻阻值需要根據(jù)過沖和振鈴、回溝等的寬度確定。因?yàn)橛羞@一串阻和接收器件的負(fù)載電容組成的低通濾波器是有其固定的頻率特性，由于負(fù)載電容是固定的那么我們只能夠通過調(diào)整串阻阻值來消除不同頻率的回溝、振鈴。對(duì)于高頻的振鈴可能只需要比較小的串阻即可消除，對(duì)于比較大的振鈴或者回溝就需要加一個(gè)很大的串阻才能夠解決問題，需要注意的是串阻的阻值越大所引起的邊沿退化越嚴(yán)重。

上面介紹的方法都是建立在信號(hào)傳輸方向是單向的由驅(qū)動(dòng)器到接收情況下的匹配方案。如果是雙向信號(hào)又該怎樣選擇匹配方式呢? 由于戴維南端接和VTT端接都只能設(shè)置在鏈路的接收端,如果是雙向信號(hào)再使用戴維南端接或者VTT端接就不行了，

DDR的數(shù)據(jù)信號(hào)就是雙向的信號(hào)，在控制器和DRAM顆粒都有ODT功能。在寫操作時(shí)，控制器的ODT功能關(guān)閉，DRAM顆粒的ODT功能打開；在讀操作時(shí)DRAM顆粒的ODT關(guān)閉，而控制器的ODT打開，這就保障了雙向數(shù)據(jù)信號(hào)的信號(hào)完整性。

03

高速Serdes的鏈路優(yōu)化

隨著信號(hào)速率的不斷提高，即使是點(diǎn)到點(diǎn)的拓?fù)浣Y(jié)構(gòu)也并不是做好ODT、或者VTT端接就能解決SI問題。比如對(duì)于常見的serdes信號(hào)都采用CML電平，發(fā)送和接收都帶有50ohm端接。即使這樣也并不等于信號(hào)完整性就一定沒有問題，由于信號(hào)速率的提高對(duì)傳輸鏈路的插損、回?fù)p、串?dāng)_都提出了要求。

下面為PCIe規(guī)范中對(duì)插入損耗的要求。前面我們講過，插入損耗主要來自于導(dǎo)體和介質(zhì)損耗，因此為了滿足插入損耗的要求，就需要我們?cè)u(píng)估在所選擇板材的情況下鏈路的最大長度。如果物理設(shè)計(jì)不能滿足損耗要求，那么我們就需要考慮更換損耗更低的板材，或者縮短鏈路的長度。

下圖所示為PCIe規(guī)范中對(duì)鏈路回波損耗的要求。這就需要我們針對(duì)鏈路中的阻抗不連續(xù)點(diǎn)，如過孔、AC耦合電容、連接器等結(jié)構(gòu)一一進(jìn)行阻抗優(yōu)化以使串?dāng)_最小化。