女人自慰AV免费观看内涵网,日韩国产剧情在线观看网址,神马电影网特片网,最新一级电影欧美,在线观看亚洲欧美日韩,黄色视频在线播放免费观看,ABO涨奶期羡澄,第一导航fulione,美女主播操b

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

UVM Transaction-Level驗證組件

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 2023-05-29 09:31 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

如下圖所示,UVM中的TLM接口為組件之間Transaction的發送和接收提供了一套統一的通信方法

ae23519a-fd82-11ed-90ce-dac502259ad0.png

一個簡單的transaction-level 驗證環境的基本組成部分是:

一個激勵發生器(sequencer),用于創建 transaction-level激勵到DUT。

一個driver將這些transactions轉換為DUT接口的信號級激勵。

一個monitor來識別DUT接口上的信號級行為,并將其轉換為transactions。

一個analysis component,如coverage collector或scoreboard,以“分析”transactions。

正如我們看到的,UVM中TLM接口使得驗證組件可以非常輕松地復用,而不考慮其內部實現。

ae47d920-fd82-11ed-90ce-dac502259ad0.png

上圖中各個驗證組件進一步組合成驗證組件agent。UVM agent是一個封裝了Sequencer,Driver和Monitor的驗證組件,它實例化這些組件并通過TLM接口連接。由于UVM的可配置性,agent還可以具有配置選項,例如UVM 的類型(主動/被動),是否打開功能覆蓋率收集等功能的旋鈕以及其他類似參數。

驗證環境開發者不是單獨復用這些low-level的驗證組件,而是復用整個agent,更容易形成一致的架構,更容易學習、 使用和配置。





審核編輯:劉清

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • 發生器
    +關注

    關注

    4

    文章

    1405

    瀏覽量

    62828
  • UVM
    UVM
    +關注

    關注

    0

    文章

    182

    瀏覽量

    19536
  • TLM
    TLM
    +關注

    關注

    1

    文章

    33

    瀏覽量

    24968
  • DUT
    DUT
    +關注

    關注

    0

    文章

    191

    瀏覽量

    12950

原文標題:UVM Transaction-Level 驗證組件

文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    IC驗證"UVM驗證平臺"組成(三)

    model)。一個簡單的驗證平臺框圖:在UVM中,引入了agent和sequence的概念,因此UVM驗證平臺的典型框圖長這樣:通知:本章更新后在更新一篇《IC
    發表于 12-02 15:21

    IC驗證"一個簡單的UVM驗證平臺"是如何搭建的(六)

    組件,是整個驗證平臺數據流的源泉。本節以一個簡單的DUT為例,說明一個只有driver的UVM驗 證平臺是如何搭建的。最簡單的驗證平臺,假設有如下的DUT定義:這個DUT的功能非常簡
    發表于 12-04 15:48

    數字IC驗證之“什么是UVM”“UVM的特點”“UVM提供哪些資源”(2)連載中...

    原文鏈接:https://zhuanlan.zhihu.com/p/345775995大家好,我是一哥,上章內容主要講述兩個內容,芯片驗證以及驗證計劃。那本章我們主要講述的內容有介紹什么是uvm
    發表于 01-21 16:00

    數字IC驗證之“構成uvm測試平臺的主要組件”(4)連載中...

      大家好,我是一哥,上章一個典型的uvm驗證平臺應該是什么樣子的?從本章開始就正式進入uvm知識的學習。先一步一步搭建一個簡單的可運行的測試平臺。  本章首先來介紹一下構成uvm測試
    發表于 01-22 15:33

    數字IC驗證之“搭建一個可以運行的uvm測試平臺”(5)連載中...

    transaction,以及創建用于產生事物的事物發生器sequence。  在uvm驗證平臺中穿梭各個組件之間的基本信息單元是一個被稱為tran
    發表于 01-26 10:05

    基于UVM驗證平臺設計研究

    基于UVM驗證平臺設計研究_王國軍
    發表于 01-07 19:00 ?4次下載

    UVM驗證平臺執行硬件加速

    UVM已經成為了一種高效率的、從模塊級到系統級完整驗證環境開發標準,其中一個關鍵的原則是UVM可以開發出可重用的驗證組件。獲得重用動力的一個
    發表于 09-15 17:08 ?14次下載
    <b class='flag-5'>UVM</b><b class='flag-5'>驗證</b>平臺執行硬件加速

    ASIC芯片設計之UVM驗證

    百度百科對UVM的釋義如下:通用驗證方法學(Universal Verification Methodology, UVM)是一個以SystemVerilog類庫為主體的驗證平臺開發框
    發表于 11-30 12:47 ?1890次閱讀

    UVM Transaction-Level Modeling (TLM)概述

    驗證生產力的關鍵之一是在一個合適的抽象級別上考慮驗證問題。也就是說,在驗證DUT時應該創建一個支持適當抽象級別的驗證環境。
    的頭像 發表于 05-22 09:58 ?1172次閱讀

    典型的UVM Testbench架構

    UVM類庫提供了通用的代碼功能,如component hierarchy、transaction level model(TLM),configuration database等等,使用戶能夠創建任何類型的Testbench架構
    的頭像 發表于 05-22 10:14 ?2768次閱讀
    典型的<b class='flag-5'>UVM</b> Testbench架構

    UVM Transaction-Level Modeling (TLM)介紹

    驗證生產力的關鍵之一是 **在一個合適的抽象級別上考慮驗證問題** 。也就是說,在驗證DUT時應該創建一個支持適當抽象級別的驗證環境。雖然DUT實際接口都是信號級的,但有必要在
    的頭像 發表于 05-22 16:19 ?1330次閱讀

    UVM TLM的基本概念介紹

    UVM中,transaction 是一個類對象,它包含了建模兩個驗證組件之間的通信所需的任何信息。
    的頭像 發表于 05-24 09:17 ?2292次閱讀
    <b class='flag-5'>UVM</b> TLM的基本概念介紹

    驗證組件配置參數

    ? UVM提供了一種配置機制允許驗證環境集成者在不知道驗證組件的具體實現的條件下配置環境,示例: uvm_config_db是一個type-
    的頭像 發表于 06-14 10:20 ?901次閱讀
    <b class='flag-5'>驗證</b><b class='flag-5'>組件</b>配置參數

    數字IC驗證之基本的TLM通信

    提高驗證生產力的關鍵之一就是在合適的**抽象層次**思考問題和完成驗證工作,為此UVM提供了 **事務級別(transaction level
    發表于 06-25 11:42 ?898次閱讀
    數字IC<b class='flag-5'>驗證</b>之基本的TLM通信

    fpga驗證uvm驗證的區別

    FPGA驗證UVM驗證在芯片設計和驗證過程中都扮演著重要的角色,但它們之間存在明顯的區別。
    的頭像 發表于 03-15 15:00 ?2480次閱讀