參數化設計

參數化的設計代碼和驗證組件具有一定的靈活性：

設計模塊常使用參數化，比如FIFO深度，總線寬度等

驗證組件支持不同的通道數等

參數化的"水平"復用:

同一個RTL代碼可以在不同的項目中交付使用

相同的驗證代碼適配不同的項目

參數化的代碼需要在靈活性和復雜性之間做出平衡，而且高度參數化代碼的驗證是一個非常具有挑戰性的工作。

參數化的"ripple effect"

在驗證平臺的設計中，參數化class常用來提升驗證組件的復用性，如果使用不當，會存在 "ripple effect"：使用參數化設計class時，在class的定義和例化時，均需要進行參數傳遞。當參數個數增多時，會使得代碼變得臃腫，代碼的簡潔性和可讀性變差。

因此原文中，作者不推薦在驗證環境中使用參數化class的設計。而是采取uvm harness，參數信息提取和pairwise測試等手段，提升參數化RTL驗證的效率：

避免參數的ripple efect問題

保持tb和rtl參數同步

不同的RTL參數，tb自動化適配

更有效利用驗證時間

TB和ENV連接：UVM harness

UVM harness的介紹，可參見：UVM harness：可復用的interface連接方法

這里給出使用UVM harness后的示意圖：

此處的方法和UVM harness的思路相同，實現上略微有些差異，UVM harness中使用的是bind interface to modules，此處使用的是bind module to modules。

RTL參數信息提取和傳遞

文中也提到自動化提取參數信息的幾個出發點：

避免驗證平臺中大量使用ifdef的宏定義

簡化不同參數驗證下的功能覆蓋率合并

減少DV工程師的工作量，TB的可讀性

主要使用兩個手段：

在UVM harness中收集RTL參數信息

使用UVM config db向驗證環境中傳遞參數信息

核心思路是在UVM harness中使用rtl_info_struct結構體，存儲RTL的參數取值，并使用uvm_config_db set方法，將rtl_info_struct傳遞至驗證環境中。

驗證環境使用uvm config db get到參數信息后，可以在SVA、RAL以及功能覆蓋率的收集中使用。細節編碼不在此贅述，可以參見文末的原文鏈接。

在此給出主要的編碼截圖：

參數隨機優化

對于參數化的RTL, 當參數個數增多時，很難在有限時間內完全遍歷參數的組合場景。此處涉及兩個問題：

需要隨機出所有參數組合的RTL規格

針對某一個具體的隨機規格，需要完成驗證完備性的確認

因此文中使用pairwise的方法來代替全組合場景的測試。pairwise保證覆蓋任一對參數之間的組合，而不是參數間的全組合。即：for every pair of variables, test every combination of that pair。

pairwise的思路在軟件測試中經常被使用，它基于兩個假設：

眾多參數中的每個參數維度都是正交的

73%的缺陷是由單因子或2因子相互作用產生的

審核編輯：劉清