芯片設計之前端設計

1. 規格制定，芯片規格，也就像功能列表一樣，是客戶向芯片設計公司（稱為Fabless，無晶圓設計公司）提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。

2. 詳細設計，Fabless根據客戶提出的規格要求，拿出設計解決方案和具體實現架構，劃分模塊功能。

3. HDL編碼，使用硬件描述語言（VHDL，Verilog HDL，業界公司一般都是使用后者）將模塊功能以代碼來描述實現，也就是將實際的硬件電路功能通過HDL語言描述出來，形成RTL（寄存器傳輸級）代碼。

4. 仿真驗證，仿真驗證就是檢驗編碼設計的正確性，檢驗的標準就是第一步制定的規格。看設計是否精確地滿足了規格中的所有要求。規格是設計正確與否的黃金標準，一切違反，不符合規格要求的，就需要重新修改設計和編碼。 設計和仿真驗證是反復迭代的過程，直到驗證結果顯示完全符合規格標準。仿真驗證工具Synopsys的VCS，還有Cadence的NC-Verilog。

5. 邏輯綜合――Design Compiler，仿真驗證通過，進行邏輯綜合。邏輯綜合的結果就是把設計實現的HDL代碼翻譯成門級網表netlist。綜合需要設定約束條件，就是你希望綜合出來的電路在面積，時序等目標參數上達到的標準。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標準單元（standard cell）的面積，時序參數是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。

6. STA，Static Timing Analysis（STA），靜態時序分析，這也屬于驗證范疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數字電路基礎知識，一個寄存器出現這兩個時序違例時，是沒有辦法正確采樣數據和輸出數據的，所以以寄存器為基礎的數字芯片功能肯定會出現問題。

7. 形式驗證，這也是驗證范疇，它是從功能上（STA是時序上）對綜合后的網表進行驗證。常用的就是等價性檢查方法，以功能驗證后的HDL設計為參考，對比綜合后的網表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。

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責任編輯：fqj