邏輯芯片產業正朝著晶體管結構的根本性變革邁進。本月早些時候，在IEEE國際固態電路會議（IEEE International Solid-State Circuits Conference）上，三星工程師分享了即將推出的 3nm GAE MBCFET 芯片的制造細節，并介紹了該產品的靈活性是如何使片上存儲單元的寫入電壓降低數百毫伏，從而有可能在未來的芯片上節省電力。

盡管臺灣半導體制造公司（Taiwan Semiconductor Manufacturing Co.，TSMC）計劃在下一代工藝（3納米節點）中繼續使用FinFETs，但三星還是選擇了推出其版本的納米片，即multibridge channel MOSFETs（MBCFET）。在場效應晶體管（FinFETs）中，晶體管中電流流過的部分是一個從周圍硅中凸出的垂直翅片。閘門覆蓋在翅片上，覆蓋在翅片的三個側面，以控制流經通道的電流。納米片用一堆水平的硅片代替了翅片。

三星電子副總裁Taejoong Song在虛擬會議上對與會者說：“我們使用FinFET晶體管已經有十年了，但是在3nm的情況下，我們使用的是一種全柵晶體管。新型晶體管“提供高速、低功耗和小面積的特性。”

但是，正如早期納米片開發人員在IEEE Spectrum中解釋的那樣，這種新的器件結構增加了FinFETs所缺乏的設計靈活性。這里的關鍵是晶體管通道的“有效寬度”，即Weff。一般來說，對于給定的電壓，較寬的通道可以驅動更多的電流通過，從而有效地降低其電阻。因為在FinFET中不能改變翅片的高度，所以用現在的晶體管來提高Weff的唯一方法就是在每個晶體管上增加更多的翅片。所以用FinFET你可以將Weff增加兩倍或三倍，但不能增加25%或減少20%。但是，可以改變納米片設備中片的寬度，因此使用它們的電路可以由具有各種特性的晶體管組成。

“近期，設計師們在（實現最高設備頻率）和低功耗方面面臨許多挑戰，”Song說，“由于這種設計靈活性，SRAM…可以得到更大的改進。”

Song和他的團隊利用這種靈活性改進了潛在的下一代SRAM的性能。SRAM是一種六晶體管存儲器單元，主要用作處理器上的高速緩存，也是邏輯芯片中最密集的部分之一。三星測試了兩種方案來提高SRAM的寫入裕量，這是切換電池狀態所需的最低電壓。隨著芯片互連的縮小和電阻的增加，該值一直處于壓力之下。

SRAM的六個晶體管可分為三對：the pass gates， the pull ups， 以及the pull downs。在FinFET設計中，所有三種類型的Weff均相等。但是使用納米片設備，三星團隊可以自由進行更改。他們合而為一，使pass gates和pull downs變得更寬。在另一種情況下，他們使pass gates變寬，而pull downs變窄。這樣做的目的是降低寫入SRAM單元所需的電壓，而又不會使該單元變得如此不穩定，以至于其讀取會意外翻轉。

三星預計將在2022年推出采用3nm工藝的MBCFET。

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