DDR對于做項目來說，是必不可少的。一般用于數據緩存和平滑帶寬。今天介紹下Xilinx DDR控制器MIG IP核的例化及仿真。

FPGA芯片：XC7K325T（KC705）

開發工具：Vivado 2014.4

1、IP Catalog中搜索MIG，點擊相應IP進入如下配置界面。

（1）DDR控制器的個數，根據你的實際需求而定，需要幾個控制器，你心里應該清楚吧。

（2）MIG IP核的用戶側接口，選擇AXI4。基本上，Xilinx的IP都提供了AXI標準接口，所以，控制Xilinx的IP，要先學會AXI協議。

2、點擊Next，進入下一配置頁面，這里選擇是否兼容其他相同封裝的芯片，看實際需求，一般默認，直接Next。

3、選擇控制器類型，是DDR3還是DDR2，你自己的芯片是DDR幾就選幾。

4、下面的配置很重要。

（1）400MHz是DDR芯片實際跑的時鐘頻率，這個要看硬件設計是多少了。時鐘周期范圍1112ns~3300ns。

（2）4:1是DDR時鐘頻率：MIG控制器用戶側的用戶時鐘頻率。若DDR時鐘頻率是400MHz，則用戶時鐘頻率為100MHz。

（3）Components指的是DDR3的型號是元件類，而不是像筆記本那種的插條類（SODIMMs）。

（4）DDR的型號。

（5）DDR的位寬。

（6）DDR控制器會調度命令的順序，當選擇strict時，嚴格按照命令先后順序執行；選擇normal時，為了得到更高的效率，可能對命令重排序。為了操作簡單，我們選擇strict。

5、下面是AXI相關參數的配置，也很重要。

（1）AXI接口的數據位寬。

（2）MIG控制器的仲裁機制，讀優先或者寫優先。

（3）Narrow Burst支持，disable。

（4）AXI接口的地址位寬。

（5）AXI讀寫通道的ID寬度。ID用來標識是寫響應和寫數據的一致性。

6、配置同樣重要。

（1）輸入系統參考時鐘頻率。

（2）Burst讀寫類型為順序讀寫，不選交叉讀寫。

（3）DDR和AXI總線之間的地址映射。涉及到DDR的操作效率。

7、配置不當，將直接導致無法生成IP。

（1）系統時鐘，可以選差分、單端、No Buffer，根據實際情況選。

（2）參考時鐘，可以和系統時鐘共用，選擇No Buffer。

（3）系統復位極性，根據實際情況選。

8、內部終端電阻配置，看硬件設計是多少了。

9、引腳約束。如果當前僅僅是仿真，可以先選擇NewDesign。如果要跑工程，則選擇Pixed Pin Out導入約束文件即可。之后一路Next，即可生成MIG IP核。

10、仿真

每次涉及到仿真官方提供的IP時，都要詬病一下Altera做的多難用，Xilinx做的多人性化。Xilinx針對IP的仿真，只需要在生成IP后，點擊個Open Example Design即可，而腦殘的Altera非要給你整得特別復雜，非得你運行個tcl腳本（這還算簡單的呢），才能啟動仿真，不能和Xilinx學學嗎？

對于K7的MIG IP核，啟動仿真后，初始化完成大約在106us左右，要耐心等待啊，初始化完成是第一步，初始化完成了，才能有后續，不然的話，老老實實先讓初始化拉高再說吧。

編輯：hfy