xilinx的7系列FPGA根據(jù)不同的器件類型，集成了GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器，四種收發(fā)器主要區(qū)別是支持的線速率不同，圖一可以說明在7系列里面器件類型和支持的收發(fā)器類型以及最大的收發(fā)器數(shù)量。

Xilinx的7系列FPGA隨著集成度的提高，其高速串行收發(fā)器不再獨占一個單獨的參考時鐘，而是以Quad來對串行高速收發(fā)器進行分組，四個串行高速收發(fā)器和一個COMMOM（QPLL）組成一個Quad，每一個串行高速收發(fā)器稱為一個Channel，以XC7K325T為例，GTX在FPGA內(nèi)部如圖二所示：

對于每一個串行高速收發(fā)器，其包含了發(fā)送部分和接收部分，內(nèi)部結(jié)構(gòu)圖三：

發(fā)送端和接收端功能獨立，均由PMA(Physical Media Attachment，物理媒介適配層)和PCS(PhysicalCoding Sublayer，物理編碼子層)兩個子層組成。其中PMA子層包含高速串并轉(zhuǎn)換(Serdes)、預(yù)/后加重、接收均衡、時鐘發(fā)生器及時鐘恢復(fù)等電路。PCS子層包含8B/10B編解碼、緩沖區(qū)、通道綁定和時鐘修正等電路。

GTX發(fā)送端處理流程：首先用戶邏輯數(shù)據(jù)經(jīng)過8B/10B編碼后，進入一個發(fā)送緩存區(qū)，該緩沖區(qū)主要是PMA子層和PCS子層兩個時鐘域的時鐘隔離，解決兩者時鐘速率匹配和相位差異的問題，最后經(jīng)過高速Serdes進行并串轉(zhuǎn)換，有必要的話，可以進行預(yù)加重、后加重。值得一提的是，如果在PCB設(shè)計時不慎將TXP和TXN差分引腳交叉連接，則可以通過極性控制來彌補這個設(shè)計錯誤。接收端和發(fā)送端過程相反，相似點較多，這里就不贅述了，需要注意的是RX接收端的彈性緩沖區(qū)，其具有時鐘糾正和通道綁定功能。

上面是GTX的性能和結(jié)構(gòu)功能概述，下面詳細分析GTX的時鐘結(jié)構(gòu)。

以7系列的GTX來說，每個Quad有兩個外部差分參考時鐘源，其中一個Quad的時鐘結(jié)構(gòu)如圖四所示：

紅色方框部分是兩個差分參考時鐘輸入，每個外部參考時鐘的輸入必須經(jīng)過IBUFDS_GTE2源語之后才能使用。綠色方框是來自其他Quad的參考時鐘輸入，7系列FPGA支持使用相鄰（南北方向）Quad的參考時鐘作為當(dāng)前Quad的參考時鐘，多路參考時鐘源經(jīng)過一個選擇器之后，分兩路進入QPLL和CPLL，如圖五和圖六，其中藍色方框是QPLL，黃色方框是CPLL，對于一個GTX Channel來說，可以獨立選擇參考時鐘，可以選擇QPLL，也可以選擇CPLL，QPLL和CPLL的區(qū)別在于兩者支持的線速率不同，QPLL支持的線速率高于CPLL，圖七是外部參考時鐘模型的詳細結(jié)構(gòu)，紅色箭頭表示QPLL通路，黃色箭頭表示CPLL通路。

因為每一個Quad有兩個外部參考時鐘，因此對于每一個Quad來說，可以選擇兩個不同的參考時鐘，每一個CHANNEL的接收端和發(fā)送端都可以獨立選擇參考時鐘，如圖八所示：

如果用戶需要使用其他Quad的參考時鐘源來作為當(dāng)前Quad的參考時鐘，在滿足下面三個條件的情況下可以使用：
① 只能使用當(dāng)前Quad上方的Quad的參考時鐘；
② 只能使用當(dāng)前Quad下方的Quad的參考時鐘；
③ 一個Quad的參考時鐘源不能驅(qū)動超過3個Quad的收發(fā)器（只能驅(qū)動當(dāng)前Quad和上下方相鄰兩個Quad）；

滿足上面的條件，就可以把其他Quad的參考時鐘配置成當(dāng)前Quad的參考時鐘，如圖九所示，注意圖中紅色方框表示相鄰的Quad：

QPLL和CPLL的區(qū)別，在于兩者支持的線速率不同，對于CPLL來說，支持的線速率位1.6GHz到3.3GHZ之間，而對于QPLL來說，GTX支持的線速率分兩檔，Lower Baud支持5.93GHz~8.0GHz，Upper Baud支持9.8GHz~12.5GHz，對于GTH則不分檔位，支持的線速率為8.0GHz~13.1GHz。

編輯：hfy