賽靈思致力于為所有開發人員開啟一種新的設計體驗！

Vitis統一軟件平臺可以在包括FPGA、SoC和Versal ACAP在內的異構Xilinx平臺上開發嵌入式軟件和加速應用程序。它為加速邊緣計算、云計算和混合計算應用程序提供了統一的編程模型。

利用與高級框架的集成，使用加速庫用C、C++或Python開發，或使用基于RTL- accelerators &低級別運行時APIs進行更細粒度的實現控制。總之，可以選擇您需要的多種抽象級別。

圍繞賽靈思自適應計算挑戰賽我們已經推出了一系列Vitis深入教程，不僅面向參賽用戶，更適合廣大開發者細致學習。該教程重點介紹了在所有Xilinx平臺上部署加速應用程序的設計方法和編程模型，并不斷更新。

本次視頻，由Xilinx技術專家原鋼為大家帶來一個非常棒的全系統RTL內核集成教程，展示了如何將自由運行的RTL內核、Vitis庫和基于hls的數據遷移器組合在一起。

本教程演示如何使用Vitis core開發工具包將RTL內核編程到FPGA中，并使用公共開發流程構建硬件仿真。

Adaptive Computing Challenge 2020

賽靈思近期推出專屬挑戰賽技術論壇，在開發與啟動競賽的開發階段，討論與Xilinx產品和解決方案相關的技術問題。

https://forums.xilinx.com/t5/Adaptive-Computing-Challenge/bd-p/ACC_2020

其他技術支持 可訪問：

Vitis Forum -

https://forums.xilinx.com/t5/Vitis-Acceleration-SDAccel-SDSoC/bd-p/tools_v

Vitis AI Forum -

https://forums.xilinx.com/t5/AI-and-Vitis-AI/bd-p/AI

Alveo Forum -

https://forums.xilinx.com/t5/Alveo-Accelerator-Cards/bd-p/alveo

HLS Forum -

https://forums.xilinx.com/t5/High-Level-Synthesis-HLS/bd-p/hls

有關挑戰賽的問題都可在私信Xilinx技術社區或者郵件至conte[email protected]

原文標題：滴！Vitis RTL內核集成教程更新

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