本文介時鐘頻率概念及其對系統(tǒng)性能的影響，并在電路板級、芯片級和單元模塊級分別提供了減小相位噪聲和抖動的有效方法。
2012-03-10 09:55:23
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為了正確理解時鐘相關(guān)器件的抖動指標(biāo)規(guī)格，同時選擇抖動性能適合系統(tǒng)應(yīng)用的時鐘解決方案，本文詳細(xì)介紹了如何理解兩種類型時鐘驅(qū)動器的抖動參數(shù)，以及從鎖相環(huán)輸出噪聲特性理解時鐘器件作為合成器、抖動濾除功能時的噪聲特性。
2013-06-21 15:40:4114342 
日前，德州儀器（TI）宣布推出全新系列的時鐘發(fā)生器，此次推出的產(chǎn)品可提供100飛秒（fs）的超低抖動以及靈活獨(dú)特的引腳控制選項。與傳統(tǒng)的參考時鐘解決方案相比，此次推出的新型時鐘發(fā)生器所具備的抖動性能可讓系統(tǒng)設(shè)計人員優(yōu)化系統(tǒng)定時容限和誤碼率（BER），以減少數(shù)據(jù)傳輸錯誤。
2015-10-12 13:54:031258 凌力爾特公司 （Linear Technology Corporation） 推出超低抖動 1.8GHz 時鐘分配芯片系列 LTC6954，該器件有 3 個獨(dú)立的輸出，每個都有自己的分頻器和相位延遲
2015-11-24 09:55:583006 為了應(yīng)對日益緊縮的時鐘抖動預(yù)算，麥瑞半導(dǎo)體(Micrel, Inc)已推出兩個全新系列的ClockWorks超低抖動時鐘合成器，能夠滿足這些精確計時要求。SM84xxxx標(biāo)準(zhǔn)時鐘合成器系列，以及ClockWorks Flex可編程時鐘系列的首臺新型合成器SM802xxx。
2018-10-31 08:24:003972 對高速信號進(jìn)行高分辨率的數(shù)字化處理需審慎選擇時鐘，才不至于使其影響模數(shù)轉(zhuǎn)換器（ADC）的性能。那么時鐘抖動會對高速ADC的性能有什么影響呢？
2021-04-08 06:00:04
在本文中，我們將討論抖動傳遞及其性能，以及相位噪聲測量技術(shù)的局限性。 時鐘抖動和邊沿速率 圖1顯示了由一個通用公式表述的三種波形。該公式包括相位噪聲項“φ(t)”和幅度噪聲項“λ(t)。對評估的三個
2022-11-23 07:59:49
作者：John Johnson，德州儀器 本文介紹時鐘抖動對高速鏈路性能的影響。我們將重點(diǎn)介紹抖動預(yù)算基礎(chǔ)。 用于在更遠(yuǎn)距離對日益增長的海量數(shù)據(jù)進(jìn)行傳輸?shù)囊恍?biāo)準(zhǔn)不斷出現(xiàn)。來自各行業(yè)的工程師們組成
2018-09-19 14:23:47
本文介紹時鐘抖動對高速鏈路性能的影響。我們將重點(diǎn)介紹抖動預(yù)算基礎(chǔ)。 用于在更遠(yuǎn)距離對日益增長的海量數(shù)據(jù)進(jìn)行傳輸?shù)囊恍?biāo)準(zhǔn)不斷出現(xiàn)。來自各行業(yè)的工程師們組成了各種委員會和標(biāo)準(zhǔn)機(jī)構(gòu)，根據(jù)其開發(fā)標(biāo)準(zhǔn)的目標(biāo)
2022-11-23 06:59:24
上升沿。圖1 —LMK03806（具有時鐘發(fā)生器、時鐘分頻器和驅(qū)動器）的方框圖因此，您下次設(shè)計采樣系統(tǒng)時，別忘了考慮時鐘抖動性能，因為這會影響整體動態(tài)范圍。其它資源：閱讀我們的最新博客系列《定時決定一切
2018-09-13 14:18:06
程度！隨著數(shù)據(jù)速率的增加，鏈路抖動允許量變得越來越嚴(yán)格。硬件工程師將主要精力放在如何使他們的整個線路卡能夠支持最大吞吐量，而為基準(zhǔn)時鐘產(chǎn)生的隨機(jī)抖動分配盡可能小的允許量。針對基準(zhǔn)時鐘，對于一條25GbE
2022-11-18 07:31:24
，你可以實現(xiàn)更高的性能—最多比傳統(tǒng)SAW示波器高9倍。 圖1：SAW示波器和TI LMK03328的10G鏈路性能一個低相位噪聲基準(zhǔn)時鐘轉(zhuǎn)化為串行鏈路中其它關(guān)鍵塊的更高抖動允許量分配。隨著數(shù)據(jù)速率快速
2018-09-05 16:07:30
FR-4 材料以全數(shù)據(jù)速率接收清晰的數(shù)據(jù)眼圖。特性使用低成本 PCB 材料實現(xiàn)高性能 JESD204B 串行鏈路了解有損通道的局限性并通過均衡技術(shù)突破限制使用基于公式的方法來優(yōu)化 ADC16DX370 的均衡特性此參考設(shè)計已經(jīng)過測試，并包含 EVM、配置軟件和用戶指南`
2015-05-11 10:40:44
背景
伙伴反饋，設(shè)備操作卡頓，OH基礎(chǔ)系統(tǒng)版本應(yīng)用操作慢，應(yīng)用人機(jī)交互體驗差。本文為你總結(jié)芯片解決方案–SL8541e-系統(tǒng)性能優(yōu)化。主要內(nèi)容包括：
*1. 確定優(yōu)化思路
幀率優(yōu)化
應(yīng)用啟動優(yōu)化
2023-08-22 09:12:01
鏈路預(yù)算表用于計算Maxim工業(yè)、科學(xué)與醫(yī)療無線頻段(ISM-RF)產(chǎn)品(Tx、Rx、TRx)的鏈路性能，估算特定的射頻電路在幾種環(huán)境下的通信覆蓋范圍和鏈路裕量。該Excel?表格還可用于估算100MHz至10GHz載頻范圍的其它射頻系統(tǒng)的鏈路裕量。
2019-08-22 07:00:30
概述：MAX3625B是MAXIM公司生產(chǎn)的一款提供三路輸出的低抖動，高精度時鐘發(fā)生器。該MAX3625B是為網(wǎng)絡(luò)應(yīng)用而優(yōu)化的低抖動，高精度時鐘發(fā)生器。該器件集成一個晶體振蕩器和鎖相環(huán)（PLL）時鐘
2021-05-18 07:39:05
使用Keysight E5910A串行鏈路優(yōu)化工具測試和優(yōu)化高速串行鏈路
2019-10-15 08:49:27
使用多個時鐘時，如何改善系統(tǒng)性能？在使用同一時鐘源產(chǎn)生多個時鐘時，一個常見的問題是噪聲，通常表現(xiàn)為存在于噪底之上的雜散，這是因為單一時鐘源被倍頻或分頻為多個時鐘。偏移各時鐘的相鄰沿可以降低噪聲雜散
2018-10-26 11:05:01
時鐘頻率的不斷提高使相位噪聲和抖動在系統(tǒng)時序上占據(jù)日益重要的位置。本文介其概念及其對系統(tǒng)性能的影響，并在電路板級、芯片級和單元模塊級分別提供了減小相位噪聲和抖動的有效方法。
2019-06-05 07:13:30
的外部抖動消除時鐘每個通道的功耗最低（額定 800mW/通道）鏈路聚合將低速信號多路復(fù)用到單一的高速串行鏈路，從而有助于減少系統(tǒng)中的電纜或路由線跡使用 TLK10081 在系統(tǒng)的接收側(cè)進(jìn)行解聚
2018-08-03 08:32:03
本文針對全方位的信號路徑系統(tǒng)中的高速全差分運(yùn)放及高頻寬14位模擬/數(shù)字轉(zhuǎn)換器的隨機(jī)及固定時鐘抖動，具體分析、研究了超低噪聲兼時鐘抖動濾除技術(shù)。研究選用雙級聯(lián)PLLatinum架構(gòu)，配置高性能壓控振蕩器(VCXO)，很好地實現(xiàn)了降噪和時鐘抖動濾除的作用。
2019-07-05 07:47:46
描述JESD204B 鏈路是數(shù)據(jù)轉(zhuǎn)換器數(shù)字接口的最新趨勢。這些鏈路利用高速串行數(shù)字技術(shù)提供很大的益處（包括增大的信道密度）。此參考設(shè)計解決了其中一個采用新接口的挑戰(zhàn)：理解并設(shè)計鏈路延遲。一個示例實現(xiàn)
2018-11-21 16:51:43
使系統(tǒng)工作在最佳狀態(tài)。最終也可以促使切換和呼叫建立期間，移動通話性能更好。上下行鏈路平衡的計算。對于實現(xiàn)雙向通信的GSM系統(tǒng)來說，上下行鏈路平衡是十分重要的，是保證在兩個方向上具有同等的話務(wù)量和通信質(zhì)量
2019-06-12 08:27:32
/MAX16904開關(guān)穩(wěn)壓器設(shè)計為例，介紹優(yōu)化系統(tǒng)性能的布板原則。 布線通用規(guī)則 將輸入電容C3、電感L1和輸出電容C2形成的環(huán)路面積保持在最小。 BIAS輸出電容（C4）盡可能靠近第13引腳（BIAS
2023-03-15 16:39:31
嗨， 關(guān)于STA311B的一些快速問題。 XTI的時鐘質(zhì)量如何影響FFX輸出并最終影響系統(tǒng)性能？ 您是否有任何參考設(shè)計，圖表或圖表顯示ADC的電源糾錯的潛在好處。 IC可以用FD2233D
2019-07-25 07:36:13
本文基于Viitex-5 LX110驗證平臺的設(shè)計，探索了高性能FPGA硬件系統(tǒng)設(shè)計的一般性方法及流程，以提高FPGA的系統(tǒng)性能。
2021-04-26 06:43:55
時鐘緩沖器的附加抖動。為什么抖動很重要？在當(dāng)今數(shù)據(jù)通信、有線及無線基礎(chǔ)設(shè)施以及其它高速應(yīng)用等高級系統(tǒng)中，時鐘抖動是整體系統(tǒng)性能的關(guān)鍵因素。要達(dá)到所需的系統(tǒng)抖動性能，一定要保持盡可能低的時鐘抖動，并在整個
2022-11-22 07:13:40
的真實應(yīng)用代碼。3 針對一個基準(zhǔn)的編譯器優(yōu)化，并不能總能改善真實應(yīng)用的性能指標(biāo)。4 嵌入式基準(zhǔn)并不只關(guān)心執(zhí)行速度。5 CPU指令數(shù)不能用作性能指標(biāo)。6 系統(tǒng)性能并不跟CPU時鐘頻率線性相關(guān)。7 對于
2021-12-21 06:37:43
信號接收器系統(tǒng)的設(shè)計師常常需要進(jìn)行系統(tǒng)性能的級聯(lián)鏈路分析(從天線一直到ADC)。在鏈路分析中，噪聲是一個至關(guān)重要的參數(shù)，它限制了接收器的總體靈敏度。對系統(tǒng)拓?fù)浣Y(jié)構(gòu)來說更加重要，原因是拓?fù)浣Y(jié)構(gòu)的選擇
2019-10-18 07:46:34
。 PCIe4.0發(fā)射機(jī)測試 泰克為DPO/DPS70000SX和DPO/MSO70000DX高性能示波器開發(fā)的選項PCE4提供了最新PCIe4.0基本規(guī)范專用的新型發(fā)射機(jī)(Tx)測量，包括100MHz基準(zhǔn)時鐘
2016-07-07 17:28:56
。不僅如此，它還會導(dǎo)致通信鏈路的誤碼率增大，甚至限制A/D轉(zhuǎn)換器的動態(tài)范圍。有資料表明在3GHz以上的系統(tǒng)中，時間抖動（jitter）會導(dǎo)致碼間干擾（ISI），造成傳輸誤碼率上升。在此趨勢下，高速數(shù)字設(shè)備
2019-06-04 07:16:09
建立了所需的電氣連接，如圖 1 所示。請注意圖中箭頭表示信號方向。圖1 —JESD204B TX 至RX 鏈路的信號連接從 TX (tx_dataout) 到 RX 的信號是包含數(shù)據(jù)鏈路的串行解串器信道
2018-09-13 09:55:26
連接，如圖 1 所示。請注意圖中箭頭表示信號方向。圖 1 — JESD204B TX 至 RX 鏈路的信號連接從 TX (tx_dataout) 到 RX 的信號是包含數(shù)據(jù)鏈路的串行解串器信道信號。這些
2022-11-21 07:18:42
需求。作為該最新博客系列的開篇文章，我將幫助您了解如何正確測量時鐘緩沖器的附加抖動。為什么抖動很重要？在當(dāng)今數(shù)據(jù)通信、有線及無線基礎(chǔ)設(shè)施以及其它高速應(yīng)用等高級系統(tǒng)中，時鐘抖動是整體系統(tǒng)性能的關(guān)鍵因素。要
2018-09-13 14:38:43
用于Xilinx FPGA的Keysight E5910A串行鏈路優(yōu)化工具
2019-10-16 10:49:30
串行數(shù)據(jù)系統(tǒng)的基本知識抖動的基本概念串行數(shù)據(jù)系統(tǒng)中誤碼率的概念抖動的來源
2021-04-07 06:19:00
設(shè)計采樣系統(tǒng)時，關(guān)于時鐘抖動性能如何考慮？抖動對時鐘采樣系統(tǒng)有何影響？
2021-04-06 06:07:38
鏡像抑制基礎(chǔ)知識可減少AD9361和AD9371中正交不平衡的技術(shù)鏡像的來源、含義及對系統(tǒng)性能的影響
2021-03-29 07:59:48
結(jié)語 在實際應(yīng)用中，當(dāng)前面向FPGA的設(shè)計需要對電源開關(guān)噪聲有更大抗干擾能力的時鐘。SiliconLabs基于DSPLL技術(shù)的時鐘和振蕩器家族是高性能應(yīng)用FPGA的理想選擇，它們既滿足高速串行鏈路對低抖動性能的要求，又通過集成電源噪聲抑制能力，使實際條件下的操作最優(yōu)化
2018-09-26 14:33:58
描述適用于高性能 DAQ 系統(tǒng)的 TIDA-01055 參考設(shè)計優(yōu)化了 ADC 基準(zhǔn)緩沖器，以提高 SNR 性能并降低功耗（使用 TI OPA837 高速運(yùn)算放大器）。該器件用于復(fù)合緩沖器配置
2018-12-07 11:51:25
高速串行鏈路系統(tǒng)對信號的影響是什么？常用的補(bǔ)償技術(shù)有哪些？
2021-06-10 06:20:34
的時鐘）。高速時鐘如何驅(qū)動串行鏈路？我應(yīng)該在哪里連接？以上來自于谷歌翻譯以下為原文Hi all, I want to connect twoFreeware ML605 boards
2019-02-13 06:22:28
隨著數(shù)據(jù)速率的提高，時鐘抖動分析的需求也在與日俱增。在高速串行數(shù)據(jù)鏈路中，時鐘抖動會影響發(fā)射機(jī)、傳輸線和接收機(jī)的數(shù)據(jù)抖動。保證時鐘質(zhì)量的測量也在不斷發(fā)展
2008-12-27 12:24:05
6 隨著數(shù)據(jù)速率的提高，時鐘抖動分析的需求也在與日俱增。在高速串行數(shù)據(jù)鏈路中，時鐘抖動會影響發(fā)射機(jī)、傳輸線和接收機(jī)的數(shù)據(jù)抖動。保證時鐘質(zhì)量的測量也在不斷發(fā)展。目前
2009-07-07 14:01:2120 BIOS設(shè)置對系統(tǒng)性能的影響非常大，優(yōu)化的BIOS設(shè)置，可大大提高PC整體性能，不恰當(dāng)?shù)脑O(shè)置會導(dǎo)致系統(tǒng)性能下降，運(yùn)行不穩(wěn)定，甚至出現(xiàn)死機(jī)等現(xiàn)象。下面就BIOS中影響系統(tǒng)性能選
2009-10-10 14:27:2543 本文主要討論采樣時鐘抖動對ADC 信噪比性能的影響以及低抖動采樣時鐘電路的設(shè)計。
2009-11-27 11:24:0715 該應(yīng)用筆記提出了超低抖動時鐘合成器的一種設(shè)計思路，其目標(biāo)是產(chǎn)生2GHz時鐘時，邊沿之間的抖動< 100fs。分析和仿真結(jié)果表明，要達(dá)到這一抖動指標(biāo)，設(shè)計難度遠(yuǎn)遠(yuǎn)高于預(yù)期。關(guān)
2009-04-21 23:14:05723 
摘要：該應(yīng)用筆記提出了超低抖動時鐘合成器的一種設(shè)計思路，其目標(biāo)是產(chǎn)生2GHz時鐘時，邊沿之間的抖動< 100fs。分析和仿真結(jié)果表明，要達(dá)到這一抖動指標(biāo)，設(shè)計難度遠(yuǎn)遠(yuǎn)高于預(yù)
2009-04-22 09:35:13296 
摘要：該應(yīng)用筆記提出了超低抖動時鐘合成器的一種設(shè)計思路，其目標(biāo)是產(chǎn)生2GHz時鐘時，邊沿之間的抖動< 100fs。分析和仿真結(jié)果表明，要達(dá)到這一抖動指標(biāo)，設(shè)計難度遠(yuǎn)遠(yuǎn)高于預(yù)
2009-04-25 09:54:26482 
摘要：該應(yīng)用筆記提出了超低抖動時鐘合成器的一種設(shè)計思路，其目標(biāo)是產(chǎn)生2GHz時鐘時，邊沿之間的抖動< 100fs。分析和仿真結(jié)果表明，要達(dá)到這一抖動指標(biāo)，設(shè)計難度遠(yuǎn)遠(yuǎn)高于預(yù)
2009-05-08 10:19:03431 
理解不同類型的時鐘抖動
抖動定義為信號距離其理想位置的偏離。本文將重點(diǎn)研究時鐘抖動，并探討下面幾種類型的時鐘抖動：相鄰周期抖動、周期抖動、時間間隔誤
2010-01-06 11:48:111608 
要為 RF 系統(tǒng)設(shè)計基準(zhǔn)輸入電路證明是棘手的事情。難題之一是在滿足時鐘的保護(hù)、緩沖及分配要求的同時也要保持輸入時鐘的相位噪聲性能。本文將說明怎樣設(shè)計一款 10MHz 基準(zhǔn)輸入電
2013-05-20 15:49:0650 全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商，最近推出一款高性能時鐘抖動衰減器HMC7044，其支持JESD204B串行接口標(biāo)準(zhǔn)，適用于連接基站設(shè)計中的高速數(shù)據(jù)轉(zhuǎn)換器和現(xiàn)場可編程門陣列（FPGA）。
2015-09-09 11:20:061284 
配置控制器局域網(wǎng)絡(luò)(CAN)位時序，優(yōu)化系統(tǒng)性能
2016-01-07 16:18:570 使用多個時鐘時，如何改善系統(tǒng)性能？在使用同一時鐘源產(chǎn)生多個時鐘時，一個常見的問題是噪聲，通常表現(xiàn)為存在于噪底之上的雜散，這是因為單一時鐘源被倍頻或分頻為多個時鐘。偏移各時鐘的相鄰沿可以降低噪聲雜散，或者完全消除雜散，這具體取決于系統(tǒng)的時序裕量。
2017-02-16 01:09:121615 的系統(tǒng)設(shè)計，如在某些情況下系統(tǒng)性能極限由系統(tǒng)決定時序裕量。所以對時序抖動有很好的了解在系統(tǒng)設(shè)計中變得非常重要。總抖動可以隨機(jī)抖動和確定性抖動分離組件。我們將不討論抖動的組件本申請說明。我們將專注于不同類型的時鐘
2017-04-01 16:13:186 如果您在通信行業(yè)工作，那么您可能很熟悉抖動對系統(tǒng)性能的影響。抖動不僅會降低數(shù)據(jù)轉(zhuǎn)換器的性能，而且還可在高速數(shù)字系統(tǒng)中產(chǎn)生誤碼。憑直覺判斷，給時鐘增加噪聲會增大系統(tǒng)其它部分的噪聲。因此我總是試圖通過選擇可帶來最小附加抖動的組件來最大限度地降低總體抖動。
2017-04-08 04:19:112643 
很多人都知道，抖動（這是時鐘邊沿不確定性）是不好的現(xiàn)象，其不僅可導(dǎo)致噪聲增加，而且還會降低數(shù)據(jù)轉(zhuǎn)換器的有效位數(shù) (ENOB)。例如，如果系統(tǒng)需要 100MHz 14（最小值）位的 ENOB，我們
2017-04-08 04:51:231266 
引言 要為RF系統(tǒng)設(shè)計基準(zhǔn)輸入電路證明是棘手的事情。難題之一是在滿足時鐘的保護(hù)、緩沖及分配要求的同時也要保持輸入時鐘的相位噪聲性能。本文將說明怎樣設(shè)計一款10MHz基準(zhǔn)輸入電路并優(yōu)化其性能
2017-05-11 08:52:406 本文針對全方位的信號路徑系統(tǒng)中的高速全差分運(yùn)放及高頻寬14位模擬/數(shù)字轉(zhuǎn)換器的隨機(jī)及固定時鐘抖動，具體分析、研究了超低噪聲兼時鐘抖動濾除技術(shù)。
2018-05-30 09:00:005165 
最新可定制化和提高系統(tǒng)性能產(chǎn)品LMK61XX超低抖動振蕩器
2020-05-29 09:10:001889 ADI研討會:高性能時鐘: 解密抖動
2019-08-20 06:05:001656 專注于引入新品并提供海量庫存的電子元器件分銷商貿(mào)澤電子（Mouser Electronics）即日起備貨Texas Instruments（TI）的LMK05318網(wǎng)絡(luò)同步時鐘。這款超低抖動單通道
2019-06-20 11:37:033458 TI推出超低抖動時鐘發(fā)生器，以實現(xiàn)更可靠的電信基礎(chǔ)設(shè)施設(shè)備，設(shè)計人員可以優(yōu)化系統(tǒng)性能，簡化設(shè)備配置并減少設(shè)計周期時間。
2019-08-09 15:10:281653 。在這些應(yīng)用中，信號處理方案正在達(dá)到驚人的速度，并且抖動或時鐘邊沿的不確定性可能導(dǎo)致傳輸錯誤并對系統(tǒng)的整體性能產(chǎn)生不利影響。 ADI公司的新型時鐘IC具有超低抖動性能（亞皮秒級），使器件能夠提供極其干凈的系統(tǒng)時鐘，從而顯著降低系統(tǒng)關(guān)鍵信號鏈的噪聲。
2019-09-15 16:52:003289 
時鐘抖動性能主題似乎是時鐘，ADC和電源的當(dāng)前焦點(diǎn)供應(yīng)廠家。理由很清楚;時鐘抖動會干擾包括高速ADC在內(nèi)的數(shù)字電路的性能。高速時鐘可以對它們所接收的功率的“清潔度”非常敏感，盡管量化關(guān)系需要一些努力。
2019-09-14 11:24:007712 
一、抖動 抖動分析功能主要應(yīng)用于高速串行信號的完整性分析，分析測量方差隨時間的變化情況。 1、為什么要測抖動？ 抖動會帶來誤碼，干擾時鐘恢復(fù)、降低系統(tǒng)性能...... 2、測試抖動之前要注意
2020-07-23 15:24:361911 本文針對全方位的信號路徑系統(tǒng)中的高速全差分運(yùn)放及高頻寬14位模擬/數(shù)字轉(zhuǎn)換器的隨機(jī)及固定時鐘抖動，具體分析、研究了超低噪聲兼時鐘抖動濾除技術(shù)。研究選用雙級聯(lián)PLLatinum架構(gòu)，配置高性能壓控振蕩器（VCXO），很好地實現(xiàn)了降噪和時鐘抖動濾除的作用。
2020-09-23 10:45:002 DN514 - 一款用于 RF 系統(tǒng)的堅固型 10MHz 基準(zhǔn)時鐘輸入保護(hù)電路和分配器
2021-03-19 06:30:497 具 PLL 的 5 輸出超低抖動時鐘分配器提供獨(dú)特的多芯片輸出同步方法
2021-03-19 10:54:5010 尋找合適的基準(zhǔn)時鐘分配
2021-03-20 17:11:487 超低抖動時鐘的產(chǎn)生與分配
2021-04-18 14:13:518 如何使他們的整個線路卡能夠支持最大吞吐量，而為基準(zhǔn)時鐘產(chǎn)生的隨機(jī)抖動分配盡可能小的允許量。針對基準(zhǔn)時鐘，對于一條25GbE的鏈路（集成范圍
2021-11-24 14:37:191551 作者: Richard Zarr
如果您在通信行業(yè)工作，那么您可能很熟悉抖動對系統(tǒng)性能的影響。抖動不僅會降低數(shù)據(jù)轉(zhuǎn)換器的性能，而且還可在高速數(shù)字系統(tǒng)中產(chǎn)生誤碼。憑直覺判斷，給時鐘增加噪聲會增大系統(tǒng)
2021-11-23 17:45:071769 
近期，安森美(onsemi)進(jìn)行了一系列電源在線直播，從功率因數(shù)、建模、仿真、驗證、LLC諧振、同步整流等不同方面深入探討如何優(yōu)化電源能效和系統(tǒng)性能，包括專門針對汽車和工業(yè)應(yīng)用的3相PFC方案，助電源設(shè)計人員解決能效挑戰(zhàn)，滿足不同應(yīng)用需求。
2022-01-07 17:27:002224 KOYUELEC光與電子提供技術(shù)支持，有容微電子GM50101：超低附加抖動時鐘緩沖器。
2022-05-07 11:40:151071 超低抖動時鐘發(fā)生器如何優(yōu)化串行鏈路系統(tǒng)性能
2022-11-04 09:50:150 時鐘抖動解秘—高速鏈路時鐘抖動規(guī)范基礎(chǔ)知識
2022-11-07 08:07:301 本應(yīng)用筆記介紹了超低抖動時鐘頻率合成器的設(shè)計思路。目標(biāo)性能在2GHz時<100fs的邊沿到邊緣抖動。討論和仿真測試結(jié)果表明，目標(biāo)抖動比最初預(yù)期的更難實現(xiàn)。討論組件變量和權(quán)衡，以用于未來的開發(fā)工作。
2023-01-16 11:09:56877 
GRANDMICRO有容微電子GM50101：超低附加抖動時鐘緩沖器
2023-03-02 11:06:16661 
抖動和相位噪聲是晶振的非常重要指標(biāo)，本文主要從抖動和相位噪聲定義及原理出發(fā)，闡述其在不同場景下對數(shù)字系統(tǒng)、高速串行接口、數(shù)據(jù)轉(zhuǎn)換器和射頻系統(tǒng)的影響。 1.?抖動和相位噪聲 1.1.?抖動
2023-03-10 14:54:32657 
抖動和相位噪聲是晶振的非常重要指標(biāo)，本文主要從抖動和相位噪聲定義及原理出發(fā)，闡述其在不同場景下對數(shù)字系統(tǒng)、高速串行接口、數(shù)據(jù)轉(zhuǎn)換器和射頻系統(tǒng)的影響。
2023-03-26 09:09:11693 
高速串行鏈路的表征取決于SI工程師發(fā)現(xiàn)、理解和解決嚴(yán)重抖動問題的能力。在本討論中，我們假設(shè) PHY（物理層）或 SerDes（串行器-解串器）設(shè)備的時鐘和數(shù)據(jù)恢復(fù) （CDR） 模塊符合適用于該設(shè)備
2023-04-03 11:27:21995 
系統(tǒng)時序設(shè)計中對時鐘信號的要求是非常嚴(yán)格的，因為我們所有的時序計算都是以恒定的時鐘信號為基準(zhǔn)。但實際中時鐘信號往往不可能總是那么完美，會出現(xiàn)抖動(Jitter)和偏移（Skew）問題。
2023-04-04 09:20:561637 ) 頻帶內(nèi)和頻帶外 (VCO) 噪聲的影響。基準(zhǔn)時鐘發(fā)生器的相位噪聲性能需要在PLL環(huán)路帶寬內(nèi)和帶寬外都表現(xiàn)得很出色，以符合更加嚴(yán)格的抖動技術(shù)規(guī)格要求。
2023-04-17 10:37:30357 
電子發(fā)燒友網(wǎng)站提供《時鐘抖動對ADC性能有什么影響.pdf》資料免費(fèi)下載
2023-11-28 10:24:101 等應(yīng)用已集成越來越多的PCIe終端，矽力杰新一代高性能PCIe時鐘緩沖器SQ82100可以為系統(tǒng)提供20路超低附加抖動的LP-HCSL參考時鐘，能夠簡化系統(tǒng)布局，進(jìn)一步提高
2023-12-20 08:19:38240 
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