本應用筆記介紹了超低抖動時鐘頻率合成器的設計思路。目標性能在2GHz時<100fs的邊沿到邊緣抖動。討論和仿真測試結果表明，目標抖動比最初預期的更難實現。討論組件變量和權衡，以用于未來的開發工作。

介紹

這是高速數據轉換器低抖動時鐘源的參考設計。目標是在高達 2GHz 的頻率下實現< 100fs 的邊沿到邊緣抖動。對于 1GHz 模擬輸出頻率，這會導致抖動 SNR 為 -20 × log（2 × π × f × tj） = -64dB。

設計要求

此時鐘設計的最大預期頻率為 2GHz。但是，有替代的VCO（壓控振蕩器）和預分頻器可以將頻率擴展得更高，每個器件都會產生不同的結果。此參考設計、仿真測試和結果僅關注 2GHz 輸出頻率下的性能。

一些高速轉換器使用時鐘信號的兩個邊沿進行內部定時。因此，關鍵設計要求是50%的占空比。此外，目標輸出驅動為 10dBm 至 50Ω 或 2VP-P微分。

基本合成器設計

圖1.傳統鎖相環。

最簡單的解決方案是傳統的PLL電路，如圖1所示。如上所述，50%的占空比至關重要。因此，VCO 以所需時鐘速率 （4GHz） 的兩倍運行，并被 2 分頻提供所需的輸出頻率和占空比。分頻器會增加抖動，因此放置在PLL環路內，以利用噪聲整形。

環路濾波器為用于基準噪聲的低通和用于VCO噪聲的高通。它還決定了環路的建立時間。由于這是一個固定頻率的應用，因此環路建立不是問題;濾波器帶寬只能針對噪聲進行優化。低帶寬濾波器使基準噪聲更易于管理，但給VCO帶來了噪聲負擔。寬帶寬濾波器將起到相反的作用。

對現有VCO和參考振蕩器的研究表明，可以獲得“兩全其美”，盡管這一目標仍然需要在兩個組件之間取得平衡。本設計需要超低噪聲VCO和基準振蕩器。為了確定噪聲必須有多低，需要確定100fs抖動規格的相位噪聲要求。

相位噪聲被指定為相對于載波和相對于失調頻率（dBc/Hz）的電平。所有相位噪聲集成在一起成為相位噪聲功率，可以與基波功率進行比較。該相位噪聲除以基頻以獲得抖動。

例如，假設一個2GHz VCO在10kHz至100kHz范圍內具有-110dBc/Hz的SSB（單邊帶）相位噪聲。目標帶寬為90kHz，產生49.5dB。因此，積分噪聲為-60.5dBc。SSB噪聲功率為：

所以RMS噪聲電壓為：

平方根內的因數為 2 可確保包含兩個邊帶1。

抖動的計算公式為：

公式3僅給出了10kHz至100kHz失調的抖動貢獻。必須包括其他偏移以確定整體抖動。

還有另一種方法。我們也可以逆向工作——從抖動到相位噪聲。因此，對于 2GHz 時所需的 100fs 抖動：

SSB相對噪聲功率為：

公式5的結果等于-61dBc的總積分（SSB）噪聲功率。假設相位噪聲在 1Hz 至 10MHz 范圍內均勻分布，則轉換為 dBc/Hz 會產生以下相位噪聲模板（圖 2）。

圖2.相位噪聲掩模。

毫無疑問，2GHz<100fs抖動是一種激進的相位噪聲規格，特別是在10kHz至100kHz范圍內。在10kHz時，所需的相位噪聲約為-114dBc/Hz，很少有分立2VCO能夠達到，當然也沒有集成的VCO。通用微波公司（UMC）生產的VCO符合這種純度水平。UMX 系列的生產范圍為 500MHz 至 5GHz，相位噪聲規格通常超過 -112dBc/Hz（典型值）。即使是UMX VCO的最壞情況規格也符合我們的要求。

圖3.UMX-806-D16 相位噪聲，指示所需的相位噪聲模板。

圖 3 顯示了 4GHz VCO（UMX-806-D16） 和我們所需的相位噪聲模板的最差情況相位噪聲。低于20kHz時，該VCO的相位噪聲過高，但PLL環路濾波器帶寬可以設計為抑制低失調VCO噪聲。高于10kHz的相位噪聲沒有問題，假設沒有其他因素會降低它。回想一下，相位噪聲要求是針對2GHz振蕩器得出的。然而，圖3顯示了4GHz振蕩器的曲線，由于額外的2分頻用于保證50%占空比，因此需要該曲線。分頻2可將VCO相位噪聲降低6dB，因此假設分頻器本身不會降低整體相位噪聲，則整條曲線將向下移動該量。

請注意，基準振蕩器會產生噪聲，但主要是在偏移低于環路濾波器帶寬時。圖4顯示了Crystek 80MHz晶體控制振蕩器和所需相位噪聲模板的曲線。重要的是要記住，PLL頻率增益使參考相位噪聲成倍增加。因此，對于80MHz晶體和2GHz輸出，增益為25。因此，Crystek曲線應向上移動28dB。然而，這種調整意味著參考相位噪聲在約1kHz以下會過高。 但是，相位噪聲模板假設積分噪聲功率均勻分布在失調頻譜上。當然，它不一定是這樣，因此超過1kHz的恒星相位噪聲加上過度的低于1kHz的噪聲仍然可以產生符合我們抖動規格的整體積分相位噪聲。?

圖4.參考相位噪聲。

盡管如此，圖4中的相位噪聲分析還包括Vectron的烤箱控制振蕩器（OCXO），其相位噪聲明顯較低。請注意，OCXO 有消耗過多功率的趨勢（以瓦特為單位）。

合成器原理圖

圖5所示為完整的電路原理圖，其中已經討論了基準振蕩器和VCO。PLL是一款富士通MB15E06SR，集成4mA電荷泵，最大預分頻器頻率為3GHz。PLL必須進行編程，因此設計中包括一個帶有內置USB接口的超簡單PIC微控制器（PIC18F2455），用于自動控制編程任務。必須為用戶界面編寫軟件，并且需要對PIC進行編程。?

圖5.時鐘合成器的原理圖。

所選分頻器是赫梯HMC361。該赫梯分頻器將運行到10GHz，并且具有相位噪聲，幾乎沒有降級影響。但是，分壓器的輸出擺幅僅為0.8V?P-P或在 50Ω 時約為 2dBm。設計目標是 10dBm 輸出 （2VP-P），所以赫梯輸出不足，需要提升。安森美半導體和Zarlink還有其他類似的選擇，但輸出擺幅相同或更糟，噪聲也沒有明確規定。??

一個簡單的變壓器可以用來提高低速時鐘的幅度，但沒有眾所周知的>2GHz變壓器以可用的4：1比率運行。此外，這種方法會給設計帶來尷尬的阻抗。另一種解決方案是使用有源放大器。有許多差分至差分放大器具有>10GHz帶寬，但需要進行一些研究以確保這些組件滿足設計的噪聲要求。放大器是否可以放置在PLL環路內也值得懷疑，因為富士通數據手冊建議最大預分頻器輸入為2dBm（1VP-P).

仿真結果

ADIsimPLL（由ADI應用無線電實驗室編寫）用于分析建議的電路。包括許多UMC VCO的型號。圖6顯示了使用UMC 4GHz VCO和Crystek振蕩器的PLL的相位噪聲圖。在高達2kHz時，基準振蕩器主導相位噪聲。超過2kHz，檢波器相位噪聲接管;在大約70kHz時，VCO噪聲占主導地位。

圖6包括圖2中的目標噪聲模板（粗黑線）。顯然，總噪聲超過模板高達50kHz，導致約200fs的抖動。這種特殊模擬器的一個問題是如何處理檢波器相位噪聲。它應等于VCO/PFD頻率增益的芯片的指定本底噪聲（-219dBc/Hz），對于此仿真，該頻率應為4000MHz/25MHz，或44dB。但偏移是118dB。這也需要更多的調查。但即使從抖動中去除了PFD（鑒頻鑒相器）噪聲，結果仍然是糟糕的167fs。

圖6.使用VCO的仿真測試結果：相位噪聲為4GHz。

去除PFD噪聲后，濾波器設置為接近10kHz時VCO噪聲峰值的最佳值。剩下的主要問題是基準噪聲，不幸的是，超過40kHz的優于掩模的性能不足以抵消這種噪聲。因此，仍然有可能必須使用另一個振蕩器（可能是OCXO）來滿足相位噪聲要求。

此設計的印刷電路板 （PCB） 將包括用于三個或四個不同 XO 封裝的焊盤。圖 7 顯示了使用 Vectron OCXO 的仿真結果。即使包括PFD噪聲，產生的抖動也約為86.5fs。該抖動值為尚未考慮的分壓器相位噪聲（幾乎不會產生影響）和可能需要的放大器級提供了一些裕量。

圖7.Vectron OSCO的仿真結果;相位噪聲為4GHz。

結論

事實證明，2GHz的100fs抖動目標比最初預期的更難實現。數據表明，可以使用相當標準的PLL電路來實現。關鍵設計元件是VCO和基準振蕩器。事實證明，UMX 的 VCO 具有一流的相位噪聲性能。剩下的兩個障礙是：（1）選擇噪聲足夠低的參考振蕩器;（2）選擇合適的增益放大器。幸運的是，這些組件的來源很多，因此一個好的策略是計劃初始布局以包括幾個不同的流行足跡。增益放大器更難;進一步的分析將確定它是否可以放置在環路內以及它將產生什么噪聲影響。

審核編輯：郭婷