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      電子發燒友網>電子資料下載>傳感與控制>RF系統設計基準輸入電路和分配器

      RF系統設計基準輸入電路和分配器

      2017-05-11 | rar | 0.54 MB | 次下載 | 免費

      資料介紹

      　　引言

      　　要為RF系統設計基準輸入電路證明是棘手的事情。難題之一是在滿足時鐘的保護、緩沖及分配要求的同時也要保持輸入時鐘的相位噪聲性能。本文將說明怎樣設計一款10MHz基準輸入電路并優化其性能。

      　　設計要求

      　　RF 儀器和無線收發器常常具有一個用于外部基準時鐘的輸入，例如：RF 儀器上廣泛使用的 10MHz 基準輸入端口。許多同類系統都包括一種裝置以用于在整個系統中分配基準時鐘。圖 1 示出了一款常用方案，其中由基準時鐘向兩個不同的鎖相環 （PLL） 提供基準輸入。

      　　設計精良的堅固型輸入可接受寬幅度范圍的正弦波和方波信號。即使在輸入多變的情況下，其也可保持向系統內部的目標PLL輸入提供恒定的信號電平驅動。完全暴露的基準輸入端口應當具備過壓 / 過功率保護功能。最重要的是：對于不可避免的時鐘信號相位噪聲性能下降，應最大限度地加以抑制。

      　　設計實現方案

      　　LTC?6957 是一款非常低附加噪聲 （或抖動） 的雙輸出時鐘緩沖器和邏輯轉換器。LTC6957 的輸入可接受寬幅度范圍的正弦波或方波信號，并以恒定的幅度驅動負載。

      　　LTC6957 提供了各種不同的輸出邏輯信號選項： PECL、LVDS 和 CMOS （同相及互補型），從而使其能驅動多種負載。圖 2 示出了一款采用 LTC6957-3 的 10MHz 基準輸入電路，其可產生兩個同相 CMOS 輸出。

      RF系統設計基準輸入電路和分配器

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