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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。

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vivado技術

降低時序報告中邏輯延遲的方法

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提高Xilinx FPGA Flash下載速度

最近在編寫完FPGA邏輯，成功生成.bin文件后，發現將數據流文件燒寫到Flash時間過長，突然想起可以通過Vivado軟件進行設置，提高燒寫速度。

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基于Vivado高層次綜合工具評估IQ數據的無線電設備接口壓縮算法設計

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2023-07-27 標簽：仿真器 VCS AXI總線 2406 0

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SystemVerilog 中各種不同的聯合解析

聯合分兩種類型：打包 (packed) 和解包 (unpacked)。在上述示例中，我們指定的是打包聯合。

2020-11-19 標簽：編譯器 Vivado 2344 0

哪些因此會導致時鐘skew過大呢？FPGA中降低時鐘skew的幾種方法

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Vivado IP核Shared Logic選項配置

在給Vivado中的一些IP核進行配置的時候，發現有Shared Logic這一項，這里以Tri Mode Ethernet MAC IP核為例，如圖1所示。

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隨著科技的發展，圖像傳感器逐步在各行各業廣泛應用[1]。受限于半導體工藝，CMOS圖像傳感器的輸出一般都帶有噪聲，噪聲的表現形式也多種多樣[2]。其中，...

2024-01-02 標簽：噪聲圖像傳感器 Vivado 2321 0

基于FPGA的UDP RGMII千兆以太網通信方案

本文介紹一個FPGA開源項目：UDP RGMII千兆以太網通信。該項目在我之前的工作中主要是用于FPGA和電腦端之間進行圖像數據傳輸。本文簡要介紹一下該...

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Vivado中設計鎖定與增量編譯方法簡析

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在這篇新博文中，我們來聊一聊如何將 AXI VIP 添加到 Vivado 工程中，并對 AXI4-Lite 接口進行仿真。隨后，我們將在仿真波形窗口中講...

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UltraRAM 原語（也稱為 URAM）可在 Xilinx UltraScale + 架構中使用，而且可用來高效地實現大容量深存儲器。由于大小和性能方...

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FPGA I/O口時序約束講解

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Vivado hls既支持結構體，也支持枚舉類型，這兩種類型都可以作為接口出現在頂層函數。如果結構體出現在頂層函數，可以通過field_level 和s...

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Matlab生成fir濾波器抽頭系數的流程

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