從本質上理解SystemVerilog的多態（Polymorphism）

多態（Polymorphism），從字面意思上看指的是多種形式，在OOP(面向對象編程)中指的是同一個父類的函數可以體現為不同的行為。

2022-11-24 標簽：VerilogSystem函數 2637 0

X態如何通過RTL級和門級仿真模型中的邏輯進行傳播呢？

在Verilog中，IC設計工程師使用RTL構造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準確地為硬件行為建模。

2023-04-20 標簽：IC設計VerilogRTL 2620 0

數字電路設計有哪些仿真驗證流程

數字電路設計的仿真驗證流程是確保設計能夠正確運行的重要步驟之一。在現代電子設備中，數字電路被廣泛應用于各種應用領域，如計算機、通信設備、汽車電子等等。因...

2024-01-02 標簽：汽車電子Verilog數字電路 2616 0

盡可能避免在RTL中調用門級電路

隨著功能復雜度的快速提升，對芯片的要求也是隨著提高，所以現在一款芯片的開發，往往需要數十人，長達幾個月的共同開發才能完成。

2020-01-21 標簽：verilogrtl 2613 0

SystemVerilog中的fork-join

在fork-join語句塊中，每個語句都是并發進程。在這個語句塊中，父進程一直被阻塞，直到所有由“fork-join”產生的子進程都執行完。

2022-12-09 標簽：VerilogSystem進程 2612 0

verilog中function和task的區別

在Verilog中，Function和Task是用于模塊化設計和重用代碼的兩種重要元素。它們允許開發人員將復雜的操作分解為更小的功能單元，并在需要時調用...

2024-02-22 標簽：VerilogFunction函數 2558 0

在Verilog中實現Moore型和Mealy型狀態機的方法簡析

編寫能夠被綜合工具識別的狀態機，首先需要理解狀態機的基本概念和分類。狀態機(FSM)是表示有限個狀態以及在這些狀態之間轉換的邏輯結構。

2024-05-01 標簽：EDA工具Verilog狀態機 2545 0

關于Vivado Non-project，我們應知道的一些問題

Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...

2022-12-15 標簽：VerilogSystemproject 2519 0

Verilog進行組合邏輯設計時的注意事項

由于賦值語句有阻塞賦值和非阻塞賦值兩類，建議讀者使用阻塞賦值語句“=”，原因將在“阻塞賦值和非阻塞賦值”中(現在還沒有寫)進行說明。

2022-03-15 標簽：電路Verilog邏輯設計 2488 0

基于共享緩存的架構的系統“假性卡死”問題分析

作者：高志凱 一次常規調試中發現上電后交換機多個口同時打流會導致卡死的現象，最后一步步分析問題出現的原因是位寬不夠導致的溢出。這讓我回想起團隊已經量產的...

2020-11-26 標簽：以太網交換機Verilog 2476 0

SystemVerilog中的local變量

默認情況下，類的成員和方法可從外部訪問使用類的對象句柄來訪問，也就是說，它們是公共的。

2022-11-28 標簽：VerilogSystem函數 2469 0

關于字符串數據類型的示例

字符串數據類型是一個有序的字符集合。

2022-10-17 標簽：VerilogSystem字符串 2465 0

Vivado：ROM和RAM的verilog代碼實現

本文主要介紹ROM和RAM實現的verilog代碼版本，可以借鑒參考下。

2023-05-16 標簽：ROMRAMVerilog 2464 0

verilog調用模塊端口對應方式

Verilog是一種硬件描述語言（HDL），廣泛應用于數字電路設計和硬件驗證。在Verilog中，模塊是構建電路的基本單元，而模塊端口對應方式則用于描述...

2024-02-23 標簽：模塊Verilog端口 2450 0

IC設計：Verilog是如何實現RR輪詢調度的？

在設計中，我們經常會用到RR（Round-Robin,RR）輪詢調度，用于保證在一個時間段內的多個請求信號都能得到公平響應。

2023-12-13 標簽：寄存器IC設計Verilog 2436 0