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      標(biāo)簽　>　verilog

      verilog

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      Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個(gè) 瀏覽：112065次 帖子：937個(gè)

      verilog技術(shù)

      SystemVerilog中的Deep Copy概念

      shallow copy只能復(fù)制類中的對(duì)象句柄，如果我們還想為這個(gè)對(duì)象句柄實(shí)例化，并復(fù)制其中的內(nèi)容呢？

      2022-11-22 標(biāo)簽：VerilogSystem函數(shù) 578 0

      SystemVerilog中的靜態(tài)屬性

      一般來(lái)說(shuō)，每個(gè)類實(shí)例都有它自己的變量，也就是說(shuō)類的內(nèi)存空間是動(dòng)態(tài)分配和釋放的。同一個(gè)類的不同實(shí)例，即使變量名稱相同，實(shí)際上也是不同的東西。

      2022-11-17 標(biāo)簽：VerilogSystem 567 0

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      Verilog HDL語(yǔ)言和C語(yǔ)言一樣也提供了編譯預(yù)處理的功能。“編譯預(yù)處理”是Verilog HDL編譯系統(tǒng)的一個(gè)組成部分。Verilog HDL語(yǔ)言...

      2025-03-27 標(biāo)簽：FPGAVerilogC語(yǔ)言 552 0

      Verilog設(shè)計(jì)規(guī)范包括哪些內(nèi)容

      Verilog設(shè)計(jì)規(guī)范包括哪些內(nèi)容

      本文包含以下幾方面內(nèi)容，程序設(shè)計(jì)，模塊例化、運(yùn)算符，模塊設(shè)計(jì)模板 目標(biāo)：用最簡(jiǎn)單，最簡(jiǎn)潔的方式，設(shè)計(jì)最易讀，最高效的代碼

      2023-08-17 標(biāo)簽：寄存器IC設(shè)計(jì)Verilog 550 0

      FPGA的原理與結(jié)構(gòu) 如何快速上手Verilog HDL?

      FPGA的原理是基于SRAM的查找表結(jié)構(gòu)。通俗的講就是：可以將FPGA看做是一片SRAM，利用開發(fā)工具軟件計(jì)算出所有的輸入組合排列對(duì)應(yīng)的輸出結(jié)果，然后將...

      2023-03-24 標(biāo)簽：fpgaVerilogHDL 518 0

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      2025-06-04 標(biāo)簽：FPGA接口圖像傳感器 506 0

      IC設(shè)計(jì)的難點(diǎn)在哪里？

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      2023-08-23 標(biāo)簽：寄存器IC設(shè)計(jì)Verilog 498 0

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      SVA是System Verilog Assertion的縮寫，即用SV語(yǔ)言來(lái)描述斷言。斷言是對(duì)設(shè)計(jì)的屬性的描述，用以檢查設(shè)計(jì)是否按照預(yù)期執(zhí)行。

      2025-05-15 標(biāo)簽：模塊VerilogSystem 497 0

      賽靈思公司提供的Verilog(FPGA/CPLD)設(shè)計(jì)小技巧

      這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查 。

      2017-02-11 標(biāo)簽：FPGA賽靈思Verilog 496 0

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      根據(jù)波形圖編寫Verilog代碼

      根據(jù)下面的時(shí)序圖實(shí)現(xiàn)這個(gè)組合邏輯電路。

      2025-02-17 標(biāo)簽：Verilog波形圖組合邏輯電路 492 0

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      在實(shí)際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transport delay)。

      2025-04-18 標(biāo)簽：仿真Verilog時(shí)序 342 0

      Verilog編寫規(guī)范

      用最右邊的字符下劃線代表低電平有效,高電平有效的信號(hào)不得以下劃線表示,短暫的有效信號(hào)建議采用高電平有效。

      2025-04-11 標(biāo)簽：模塊Verilog波形 332 0

      Mill：從無(wú)到有，F(xiàn)PGA工程師創(chuàng)業(yè)的過(guò)程

      本期社區(qū)之星，我們邀請(qǐng)到了MYMINIEYE COO，資深FPGA工程師Mill，來(lái)給大家分享一下他從FPGA工程師到創(chuàng)業(yè)的過(guò)程。

      2019-10-14 標(biāo)簽：fpgaXilinxVerilog 0 0

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      編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語(yǔ)言教程專題

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