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      標(biāo)簽　>　fpga設(shè)計(jì)

      fpga設(shè)計(jì)

      fpga設(shè)計(jì)

      +關(guān)注9人關(guān)注

      FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。

      文章：348個 瀏覽：27089次 帖子：90個

      fpga設(shè)計(jì)技術(shù)

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      2023-04-27 標(biāo)簽：FPGA設(shè)計(jì)觸發(fā)器FPGA芯片 1880 0

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      2023-04-25 標(biāo)簽：FPGA設(shè)計(jì)存儲器FIFO存儲 4695 0

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      FPGA 的設(shè)計(jì)流程簡單來講，就是從源代碼到比特流文件的實(shí)現(xiàn)過程。大體上跟 IC 設(shè)計(jì)流程類似，可以分為前端設(shè)計(jì)和后端設(shè)計(jì)。

      2023-04-23 標(biāo)簽：FPGA設(shè)計(jì)TCLCache 2403 0

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      ECO指的是 Engineering Change Order ，即工程變更指令。目的是為了在設(shè)計(jì)的后期，快速靈活地做小范圍修改，從而盡可能的保持已經(jīng)驗(yàn)...

      2023-04-23 標(biāo)簽：dspFPGA設(shè)計(jì)IC設(shè)計(jì) 6522 0

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      2023-04-10 標(biāo)簽：FPGA設(shè)計(jì)存儲器時鐘 1652 0

      FPGA原型驗(yàn)證系統(tǒng)的時鐘資源設(shè)計(jì)

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      2023-04-07 標(biāo)簽：FPGA設(shè)計(jì)分頻器SoC芯片 1137 0

      限制原型驗(yàn)證系統(tǒng)中FPGA數(shù)量的因素

      當(dāng)SoC系統(tǒng)的規(guī)模很大的時候，單片F(xiàn)PGA驗(yàn)證平臺已經(jīng)無法容納這么多容量，我們將采取將SoC設(shè)計(jì)劃分為多個FPGA的映射。

      2023-04-06 標(biāo)簽：FPGA設(shè)計(jì)TDMSoC系統(tǒng) 1024 0

      FPGA設(shè)計(jì)的五個主要任務(wù)

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      2023-04-06 標(biāo)簽：FPGA設(shè)計(jì)EDA工具SoC芯片 1172 0

      如何建立適合團(tuán)隊(duì)的FPGA原型驗(yàn)證系統(tǒng)平臺與技術(shù)？

      FPGA原型驗(yàn)證在數(shù)字SoC系統(tǒng)項(xiàng)目當(dāng)中已經(jīng)非常普遍且非常重要，但對于一個SoC的項(xiàng)目而言，選擇合適的FPGA原型驗(yàn)證系統(tǒng)顯的格外重要

      2023-04-03 標(biāo)簽：FPGA設(shè)計(jì)存儲器RAM 1618 0

      ChatGPT能否幫助FPGA設(shè)計(jì)彌補(bǔ)能力的缺失呢？

      科技即生產(chǎn)力，最近，OpenAI 發(fā)布了 ChatGPT，在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注，ChatGPT是由 OpenAI 提出的大型預(yù)訓(xùn)練語言模...

      2023-03-25 標(biāo)簽：FPGA設(shè)計(jì)HDLOpenAI 1664 0

      FPGA設(shè)計(jì)中的反饋路徑可以怎么優(yōu)化呢？

      在FPGA設(shè)計(jì)中，我們可能會碰到這樣的路徑，如下圖所示。圖中兩個輸入數(shù)據(jù)為64位，寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端

      2023-03-24 標(biāo)簽：FPGA設(shè)計(jì)寄存器Verilog 1722 0

      介紹FPGA設(shè)計(jì)中時序分析的一些基本概念

      時鐘的時序特性主要分為抖動(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3點(diǎn)。

      2023-03-16 標(biāo)簽：FPGA設(shè)計(jì)RAM時序分析 2231 0

      FPGA基礎(chǔ)設(shè)計(jì)之使用邏輯門和連續(xù)賦值對電路建模

      使用邏輯門和連續(xù)賦值對電路建模，是相對詳細(xì)的描述硬件的方法。使用過程塊可以從更高層次的角度描述一個系統(tǒng)，稱作行為級建模（behavirol modeling）。

      2023-02-08 標(biāo)簽：FPGA設(shè)計(jì)編碼器Verilog 699 0

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      找到仿真頂層的tb文件，cut_through_top_tb。

      2023-01-29 標(biāo)簽：FPGA設(shè)計(jì)asicModelSim 1871 0

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      inout連接不上如何解決呢

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      2022-10-18 標(biāo)簽：FPGA設(shè)計(jì)DDRVCS 1156 0

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      2022-10-10 標(biāo)簽：FPGA設(shè)計(jì)RTLAHB總線 2038 0

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      增量實(shí)現(xiàn)由兩個流程構(gòu)成：原始流程和增量流程，如圖所示。其中，原始流程提供網(wǎng)表。

      2022-10-10 標(biāo)簽：FPGA設(shè)計(jì)RAMDCP 2079 0

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        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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        +關(guān)注
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