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要滿足苛刻的頻率合成器要求，通常需要做到一定程度的設(shè)計靈活性。基本的鎖相環(huán)（PLL）頻率合成器能以低成本、高空間效率、低功耗封裝提供合理的頻譜純度和頻率捷變，因此它在射頻（RF）系統(tǒng)核心位置發(fā)揮作用已經(jīng)有段時間了。但是，在要求快速切換速度、低相位噪聲或低雜散信號電平的場合，有必要使用更為復(fù)雜的架構(gòu)。通過正確的設(shè)計方法，結(jié)合使用現(xiàn)代低成本高集成度的PLL和直接數(shù)字合成器（DDS）集成電路（IC）可以極大地促進(jìn)高性能架構(gòu)的實現(xiàn)。大部分高頻系統(tǒng)都使用傳統(tǒng)的基于整數(shù)分頻器的設(shè)計（圖1）或基于分?jǐn)?shù)N分頻器的設(shè)計。不管是使用哪種設(shè)計，聯(lián)合使用單個通用頻率合成器IC和一個外部壓控振蕩器（VCO）通常都可以實現(xiàn)要求的功能。VCO功能可以用IC、模塊或分立元件解決方案甚至在合成器芯片內(nèi)部實現(xiàn)，具體取決于所要求的頻率范圍、相位噪聲性能以及空間、成本和功耗約束條件。最終設(shè)計通常以制造商的應(yīng)用筆記為基礎(chǔ)，并且一般可以使用可下載的應(yīng)用程序完成合成器的寄存器加載和相位檢測器增益的設(shè)置等功能。
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