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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>CMOS電平的介紹和CMOS的閂鎖效應詳細概述

      CMOS電平的介紹和CMOS的閂鎖效應詳細概述

      2021-01-06 | rar | 0.12 MB | 次下載 | 免費

      資料介紹

      　　本篇主要針對CMOS電平，詳細介紹一下CMOS的閂鎖效應。

      　　1、Latch up

      　　閂鎖效應是指CMOS電路中固有的寄生可控硅結構（雙極晶體管）被觸發導通，在電源和地之間存在一個低阻抗大電流通路，導致電路無法正常工作，甚至燒毀電路。

      　　· Latch up是指CMOS晶片中，在電源VDD和地線GND（VSS）之間由于寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路，它的存在會使VDD和GND之間產生大電流；

      　　· 隨著IC制造工藝的發展，封裝密度和集成度越來越高，產生Latch up的可能性會越來越大；

      　　· Latch up產生的過度電流量可能會使芯片產生永久性的破壞，Latch up的防范是IC Layout的最重要措施之一；

      　　· Latch up最易產生在易受外部干擾的I/O電路處，也偶爾發生在內部電路。

      　　Q1為垂直式PNP BJT，基極（base）是nwell，基極到集電極的增益可達數百倍；Q2是側面式的NPN BJT，基極為P substrate，到集電極的增益可達數十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。

      　　以上四元件構成可控硅（SCR）電路，當無外界干擾引起觸發時，兩個BJT（可控硅結構）處于截止狀態，集電極電流由C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發而同時導通，VDD至GND間形成低阻抗通路，Latch up由此而產生。

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