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Cadence 高速 PCB 的時序分析
1.引言
時序分析，也許是 SI 分析中難度最大的一部分。我懷著滿腔的期許給 Cadence 的資深
工程師發了一封 e-mail，希望能夠得到一份時序分析的案例，但是希望化作了泡影。資深工
程師告訴我，他們還沒有能夠編寫一個具體的案例。于是，我不得不將我的期許轉化為自己
研究并編寫一個具體的案例，與廣大 PCB 工程師共享，令大彼天下 PCB 寒士俱歡顏。既然
有了共產主義的期許，自然就有了奮斗的信念。
如果你覺得好，請你頂一下；如果你覺得爛，請你頂起來罵一下。
2.從什么是時序電路談起
我的導師，一位誨人不倦的人類偉大靈魂工程師，當我將 CPLD連在了 CPU的數據、
地址、讀寫和片選信號上，并企圖在 CPLD 中自定義幾個寄存器使得這幾個寄存器相對于
CPU就好似異步訪問的存儲空間時（如圖 1） ，他迷惘了。他認為我應該將 CPU的時鐘輸出
到 CPLD，不然就無法做到異步訪問 CPLD的時序。
1.引言
時序分析，也許是 SI 分析中難度最大的一部分。我懷著滿腔的期許給 Cadence 的資深
工程師發了一封 e-mail，希望能夠得到一份時序分析的案例，但是希望化作了泡影。資深工
程師告訴我，他們還沒有能夠編寫一個具體的案例。于是，我不得不將我的期許轉化為自己
研究并編寫一個具體的案例，與廣大 PCB 工程師共享，令大彼天下 PCB 寒士俱歡顏。既然
有了共產主義的期許，自然就有了奮斗的信念。
如果你覺得好，請你頂一下；如果你覺得爛，請你頂起來罵一下。
2.從什么是時序電路談起
我的導師，一位誨人不倦的人類偉大靈魂工程師，當我將 CPLD連在了 CPU的數據、
地址、讀寫和片選信號上，并企圖在 CPLD 中自定義幾個寄存器使得這幾個寄存器相對于
CPU就好似異步訪問的存儲空間時（如圖 1） ，他迷惘了。他認為我應該將 CPU的時鐘輸出
到 CPLD，不然就無法做到異步訪問 CPLD的時序。
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