1 ** 全數字高碼率QPSK調制解調軟件設計**

1.1 QPSK調制

1.1.1 QPSK調制原理

1.1.2 QPSK并行調制實現

調制信號的符號速率達到500Mbps，根據奈奎斯特采樣定理，DA的采樣頻率采用2Gbps。由于數據速率比較的高，對FPGA運算要求太高，因此在設計過程中，采用并行處理的方式，來減輕對FPGA運算的壓力。圖1-1為高碼率500M QPSK調制實現框圖。其實現的原理為將二進制數據流經過QPSK映射后形成I、Q兩路基帶信號，在經過8倍成型濾波器后，分別與兩路正交的數字本振混頻后相加輸出至DAC即可。

圖1-1 并行QPSK調制實現框圖

1.1.2.1 QPSK符號映射

QPSK信號的每個碼元包含兩個比特信息，可用ab表示。ab序列有四種排列，即00,01,10,11。每種排列對應4種不同的調制相位。通常各種排列的相位關系按照格雷碼進行編碼，其符號映射關系如圖1-2所示。

圖1-2 QPSK映射星座圖

在實現過程中，將每個符號所包含的兩比特二進制信息，分別對應為I、Q兩路，先到的信息比特映射為I路，后到的信息比特映射為Q路。其中二進制0對應正值(邏輯高+1)，二進制1對應負值(邏輯低-1)。

圖1-3為500Mbps QPSK調制MATLAB仿真映射星座圖，從圖中可以看出基帶數據嚴格聚集在[-1,-1],[-1,1],[1,-1],[1,1]四個相位點上。

圖1-3 500MbpsQPSK調制MATLAB仿真映射星座圖

1.1.2.2數字基帶成型濾波

由于現代無線電通信及衛星通信中，頻帶和功率一般均受限。一方面，為了有效利用信道，節約頻譜資源，需要對發射信號進行帶限；另一方面，當矩形脈沖通過帶限信道時，脈沖會在時間上擴展，每個符號的脈沖將擴展到相鄰符號的碼元內，這會造成碼間串擾(ISI)，并導致接收機在檢測碼元時發生錯誤的概率增大。由于碼間串擾是影響傳輸系統性能的主要因素之一，因此為了消除碼間串擾，并有效利用帶寬資源，需要對基帶信號進行脈沖成型。

另外，從QPSK星座圖可以看出，信號的相位跳變是瞬時變化的，會導致信號的頻譜發生擴散。想要無失真地傳輸信號，必須增大信道的帶寬，但是這樣會降低信道利用率。因此需要采用基帶濾波成型技術對QPSK符號的時域波形進行擴展，將QPSK信號頻譜限制在一個合理的范圍內。

為了實現無碼間串擾傳輸，基帶傳輸頻域總特性需要滿足奈奎斯特第一準則，即：

其中，Ts為基帶信號的符號周期，從式中可以看出，一個實際的H(ω)特性若能等效成一個矩形低通濾波器，則可實現無碼間串擾。

在實際的通信系統中，常采用平方根升余弦滾降濾波器實現，其H(ω)在滾降段中心頻率處呈奇對稱的振幅特性，可以滿足奈奎斯特第一準則。該滾降濾波器具有匹配濾波的功能，可以克服理想低通濾波器設計困難，將過渡帶設計的很平滑，還可以通過改變其滾降系數來設計符合要求的過渡帶，改變傳輸信號成型波形，將信號頻帶限制在要求的頻率范圍之內，減小定時誤差帶來的影響，從而消除碼間干擾。其頻域響應為：

α取值一般范圍為0.2~0.6。當α較大時，時域波形衰減快，并且震蕩小，這有利于減小碼間干擾和定時誤差的影響，但是系統占用的頻帶變寬，同時帶內噪聲對信號的影響也會加大。當α較小時，系統頻帶利用率提高，噪聲的影響減弱，但是時域波形衰減慢，系統的誤碼率增加。所以，從提高系統傳輸性能來講，應將α的取值取大些；而從頻帶利用率來講，應將α的值取小些。當α為0時，傳輸特性即為理想低通濾波，所需信道帶寬最窄，這種信道當然是無法實現的。若α為1時，系統所占用頻帶最寬，是理想低通濾波器的2倍，其頻帶利用率為1。在衛星通信中，從帶寬而言，希望取小一些。但α減小，眼圖過零點波形過渡抖動加劇，會影響接收機定時最佳采樣和整個系統的性能。。

圖1-4為用于基帶成型的成型濾波器的幅頻特性，采用平方根升余弦，滾降系數取α=0.35。對于成型因子為0.35的成型濾波器，其沖擊響應持續時間一般為8個符號周期。因此在實際實現過程中，用8個符號數據與成型濾波器單位沖擊響應進行卷積，由于系統采用了8倍符號采樣，因此將成型濾波器的階數設計為64階。并通過MATLAB生成平方根升余弦濾波器系數。

圖1-4 成型濾波器幅頻特性

1.1.2.3內插成型多相濾波器

內插處理可在保持信號頻譜不變的情況下提高采樣率。數字內插最簡單的方法就是在每個有效的輸入采樣點之間插入I-1(I是內插倍數)個零值，再通過低通濾波將零值采樣點處的值轉化為實際輸入的近似值，從而使原信號采樣率增加為原來的I倍。

從式中可以看出，內插后的信號頻譜為原始序列頻譜經I倍壓縮后得到的譜。輸出頻譜中不僅含有原始的基帶分量，而且還有頻率大于的高頻鏡像分量。因此，需要對內插后的信號進行去鏡像濾波即可恢復原始譜，去鏡像濾波一般采用帶寬為低通濾波器。可以看到，整數倍內插可以大大提高時域分辨率，進而提高信號的采樣率。結合本方案的采樣率設計要求，采用8倍符號內插處理。

傳統的插值器是“先插值后濾波”，這使得后續的濾波器必須以更高的速率和數據吞吐率運行，給硬件設計帶來了壓力。同時，插值后相鄰兩個采樣點之間引入L-1個零(插值因子為L)，顯然對這L-1個零的運算是沒有必要的。因此，在本方案中，采用并行8路多相濾波器處理。8倍內插多相濾波器并行處理實現框圖如圖1-5所示。

圖 1-5 8倍內插多相濾波器并行處理實現框圖

圖1-6(a)、圖1-6(b)分別為采用8倍內插多相濾波器8路并行處理MATLAB仿真I路、Q路成型濾波時域圖。經與串行內插8倍仿真比較比對，結果相一致。

圖1-6(a) I路8路并行內插多相成型濾波器

圖1-6(b) Q路8路并行內插多相成型濾波器

1.1.2.4 數字正交中頻調制

由于采用8路并行降速處理，需要對本振進行多相分解，分解的基本原理就是將高速率數據流拆分成8路并行的低采樣速率數據流，若采樣速率為，則每路信號的采樣率為f s /8，假設正交端信號為：

每一路通道的信號頻率一致，區別只是在于初始相位值不同。正交端和同相端本振分別拆分成了8路，與之相乘的基帶信號也必須拆分成8路才能相匹配。圖1-7(a)、(b)分別為8路并行本地cos和sin Matlab仿真產生波形圖。

圖1-7(a)8路并行本地cos產生波形圖(部分放大)

圖1-7(a)8路并行本地sin產生波形圖(部分放大)

圖1-8(a)、(b)分別為串行與8路并行產生本地cos和sin Matlab仿真產生波形圖。經過比對，兩者產生的波形是是一致的。

圖1-8(a) 串行與并行8路產生本地cos信號波形(局部放大)

圖1-8(b) 串行與并行8路產生本地sin信號波形(局部放大)

將本地產生的8路并行cos和sin信號分別與8路I、Q基帶成型濾波后的輸出數據作調制，實現QPSK調制。圖1-9(a)、(b)分別為QPSK的并行8路I路調制和Q路調制。

圖1-9(a) 并行8路I路調制波形(局部放大)

圖1-10為QPSK采用串行調制和8路并行調制合并為一路的MATLAB仿真結果時域圖，經比對，兩者數據結果是一致的。圖1-11為兩者的頻域仿真結果圖。

圖1-9(b) 并行8路Q路調制波形(局部放大)

圖1-10 QPSK串行調制和8路并行調制合并時域圖(局部放大)

圖1-11 QPSK串行調制和8路并行調制合并頻域圖(局部放大)

1.1.2.5 OSERDES并串變換

在完成8路并行QPSK調制后，需要采用FPGA的OSERDES模塊進行并串變換，實現將8路250Mbps的數據，轉換為2Gbps的串行數據給DA模塊。

Xilinx Virtex系列FPGA具有OSERDES輸出并串轉換器邏輯資源，具有專門用來幫助實現源同步接口的待定時鐘控制和邏輯資源。每個OSERDES模塊包含一個用戶數據和三態控制的專用串行器。數據和專用串行器都可以配置成SDR和DDR模式。

圖1-12 OSERDES功能框圖

在OSERDES并串轉換過程中，并行數據串行化是從數據引入引腳的最低位到最高位的順序進行的(即D1輸入引腳上的數據傳輸到OQ引腳的首位)。OSERDES使用CLK和CLKDIV兩個時鐘進行數據速率轉換。CLK是高速串行時鐘。CLKDIV是分頻并行時鐘。