FPGA的IO約束如何使用

??set_input_delay屬于時序約束中的IO約束，我之前的時序約束教程中，有一篇關于set_input_delay的文章，但里面寫的并不是很詳細，今天我們就來詳細分析一下，這個約束應該如何使用。

FPGA時序約束理論篇之IO約束

??首先還是需要明確一點，這個約束沒有延遲的作用，如果需要對輸入信號做延遲，就要使用IODELAY這種原語。

什么是input_delay？

??input_delay是指輸入的數據到達FPGA的pad時相對于時鐘邊沿的延遲有多大，單位是ns，數值可以是正，也可以是負。

image-20220820220754710

假設時鐘是沒有skew的，那么上圖中的input_delay就等于Clock to Out+Trace Dealy，即上游器件的時鐘到觸發器輸出的延時+PCB上的布線延遲，即Tco+Tdelay。

但我們實際的應用，碰到的大多數情況都是隨路時鐘，也就是說上游器件輸出數據的同時也會輸出時鐘給FPGA，就像下圖所示：

image-20220821194158470

set_input_delay語法

set_input_delay?[?clock?]?[?reference_pin?]?[?clock_fall]
????[?rise]?[?fall]?[?max]?[?min]?[?add_delay]?[?network_latency_included]
????[?source_latency_included]?[?quiet]?[?verbose]??

Name	Description
`[-clock]`	Relative clock
`[-reference_pin]`	Relative pin or port
`[-clock_fall]`	Delay is relative to falling edge of clock
`[-rise]`	Specifies rising delay
`[-fall]`	Specifies falling delay
`[-max]`	Specifies maximum delay
`[-min]`	Specifies minimum delay
`[-add_delay]`	Don't remove existing input delay
`[-network_latency_included]`	Specifies network latency of clock already included
`[-source_latency_included]`	Specifies source latency of clock already included
`[-quiet]`	Ignore command errors
`[-verbose]`	Suspend message limits during command execution
	Delay value
	List of ports

下面來詳細說明一下：

-clock：input_delay一般是相對時鐘而言的，而且默認是相對于上升沿，我們可以通過clock_fall參數來指定下降沿，這里的時鐘可以是虛擬時鐘；

-reference_pin：指定相對于某個pin上的時鐘邊沿，跟-clock的參數其實是一個意思，畢竟時鐘也是通過pin輸入進來的；

-clock_fall：指定相對于時鐘下降沿

-rise：指定端口的上升轉換的輸入延遲

-fall：指定端口的下降沿的輸入延遲

-max：最大延遲

-min：最小延遲，我們做input delay主要就是約束這兩個參數

-add_delay：以增量的方式添加延遲，如果不加該參數，默認行為是替換現有的延時

-network_latency_included：表示參考時鐘的網絡延遲也包含在延遲中

-source_latency_included：跟上一個參數類似的含義，該參數表示時鐘的源端延遲包含在延時中

-quiet：忽略指令的錯誤信息，即便指令錯了也依然返回TCL_OK

-verbose：命令執行期間忽略消息數量的限制，就是說會返回該指令的所有的message

delay：延遲值

objects：端口列表

Vivado Timing Constraints Wizard

很多約束時鐘vivado中的Timing Constraints Wizard工具會方便很多，對于input delay的約束，界面如下：

image-20220904205339367

我們需要設置的就是數據相對于時鐘的最大和最小的延時，trce_dly_min和trce_dly_max是指布線的延遲，一般隨路時鐘跟數據都會采用等長布線的方式，因此可以設置為0即可。

在設置完成后，下面的Tcl Command Preview中就會出現約束的tcl語法，這種方式對于該約束是很了解或者懶得手寫約束的朋友來說非常的方便。

image-20220904205430995

Examples

1.輸入數據比時鐘延遲3ns的delay：

create_clock?-name?clk?-period?10?[get_ports?clk_in]
set_input_delay?-clock?clk?3?[get_ports?DIN]

2.輸入數據相對于時鐘的下降沿有2ns的delay：

set_input_delay?-clock_fall?-clock?clk?2?[get_ports?DIN]

3.復位管腳相對于BUFG輸出的時鐘有2ns的delay：

set_input_delay?-clock?wbClk?2?-reference_pin?[get_pin?wbClk_IBUF_BUFG_inst/O]?[get_ports?reset]

4.時鐘虛擬時鐘的約束

虛擬失蹤的具體時鐘方式可以參考另一篇文章

FPGA的虛擬時鐘如何使用？

外部IO的參考時鐘比設計中主時鐘的路徑上多了一個BUFFER

image-20220904211616829

create_clock?-name?sysclk?-period?10?[get_ports?clkin]
create_clock?-name?virtclk?-period?10
set_clock_latency?-source?1?[get_clock?virtclk]
set_input_delay?-clock?virtclk?-max?4?[get_ports?dina]
set_input_delay?-clock?virtclk?-min?2?[get_ports?dina]

5.雙沿時鐘的約束，對上升沿和下降沿都需要進行約束

create_clock?-name?clk_ddr?-period?6?[get_ports?DDR_CLK_IN]
set_input_delay?-clock?clk_ddr?-max?2.1?[get_ports?DDR_IN]
set_input_delay?-clock?clk_ddr?-max?1.9?[get_ports?DDR_IN]?-clock_fall?-add_delay
set_input_delay?-clock?clk_ddr?-min?0.9?[get_ports?DDR_IN]
set_input_delay?-clock?clk_ddr?-min?1.1?[get_ports?DDR_IN]?-clock_fall?-add_delay

具體案例

比如某器件手冊的輸出時鐘與數據的setup和hold要求如下圖：

image-20220904232921974

該時鐘雙沿采樣，在時鐘邊沿到來后，結合input_delay的最大最小延遲的定義，可以知道：

最小延遲就是hold time，因為如果比hold time還小了，那保持時間就不滿足了，即1.2ns
最大延遲是時鐘周期-setup time，這里上下沿之間的間隔是4ns，因此max delay是2.8ns

因此input delay的約束如下：

set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXD0]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXD1]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXD2]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXD3]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXC]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXD0]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXD1]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXD2]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXD3]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXC]?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXD0]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXD1]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXD2]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXD3]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-min?1.200?[get_ports?RXC]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXD0]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXD1]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXD2]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXD3]?-clock_fall?-add_delay
set_input_delay?-clock?[get_clocks?rx_clk]?-max?2.800?[get_ports?RXC]?-clock_fall?-add_delay

因此，只要記住：

min_delay就是上游器件的hold time
max_delay是時鐘周期-上游器件的setup time
如果是雙沿的話，就是半個時鐘周期，而且還需要對時鐘的下降沿進行約束

　　審核編輯：湯梓紅

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Xilinx FPGA編程技巧常用時序約束介紹

Xilinx FPGA編程技巧常用時序約束介紹，具體的跟隨小編一起來了解一下。

2018-07-14 07:18:00

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賽靈思（Xilinx）FPGA用戶約束文件的分類和語法說明

FPGA設計中的約束文件有3類：用戶設計文件（.UCF文件）、網表約束文件（.NCF文件）以及物理約束文件（.PCF文件），可以完成時序約束、管腳約束以及區域約束。

2017-02-11 06:33:11

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基于FPGA 和 SoC創建時序和布局約束以及其使用

作時序和布局約束是實現設計要求的關鍵因素。本文是介紹其使用方法的入門讀物。完成 RTL 設計只是 FPGA 設計量產準備工作中的一部分。接下來的挑戰是確保設計滿足芯片內的時序和性能要求。為此

2017-11-17 05:23:01

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FPGA中的時序約束設計

一個好的FPGA設計一定是包含兩個層面：良好的代碼風格和合理的約束。時序約束作為FPGA設計中不可或缺的一部分，已發揮著越來越重要的作用。毋庸置疑，時序約束的最終目的是實現時序收斂。時序收斂作為

2017-11-17 07:54:36

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基于FPGA與ad9252的時序約束高速解串設計

針對八通道采樣器AD9252的高速串行數據接口的特點，提出了一種基于FPGA時序約束的高速解串方法。使用Xilinx公司的FPGA接收高速串行數據，利用FPGA內部的時鐘管理模塊DCM、位置約束

2017-11-17 12:27:01

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FPGA設計約束技巧之XDC約束之I/O篇（上）

從UCF到XDC的轉換過程中，最具挑戰的可以說便是本文將要討論的I/O約束了。 I/O 約束的語法 XDC 中可以用于 I/O 約束的命令包括 set_input_delay / set_output_delay 和set_max_delay / set_min_delay 。

2017-11-17 18:54:01

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FPGA設計約束技巧之XDC約束之I/O篇（下）

XDC中的I/O約束雖然形式簡單，但整體思路和約束方法卻與UCF大相徑庭。加之FPGA的應用特性決定了其在接口上有多種構建和實現方式，所以從UCF到XDC的轉換過程中，最具挑戰的可以說便是本文將要

2017-11-17 19:01:00

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深入了解時序約束以及如何利用時序約束實現FPGA 設計的最優結果

作為賽靈思用戶論壇的定期訪客（見），我注意到新用戶往往對時序收斂以及如何使用時序約束來達到時序收斂感到困惑。為幫助 FPGA設計新手實現時序收斂，讓我們來深入了解時序約束以及如何利用時序約束實現

2017-11-24 19:37:55

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具體介紹ISE中通過編輯UCF文件來對FPGA設計進行約束

本文主要通過一個實例具體介紹ISE中通過編輯UCF文件來對FPGA設計進行約束，主要涉及到的約束包括時鐘約束、群組約束、邏輯管腳約束以及物理屬性約束。 Xilinx定義了如下幾種約束類型

2017-11-24 19:59:29

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FPGA上電后IO的默認狀態

在進行FPGA硬件設計時，引腳分配是非常重要的一個環節，特別是在硬件電路上需要與其他芯片通行的引腳。Xilinx FPGA從上電之后到正常工作整個過程中各個階段引腳的狀態，會對硬件設計、引腳分配產生非常重要的影響。這篇專題就針對FPGA從上電開始，配置程序，到正常工作整個過程中所有IO的狀態進行分析。

2017-11-28 14:41:06

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MagicSOPC主板FPGA-IO引腳分配表

本文檔內容介紹了MagicSOPC主板FPGA-IO引腳分配表，供參閱

2018-03-15 15:50:59

FPGA時序約束簡介

在簡單電路中，當頻率較低時，數字信號的邊沿時間可以忽略時，無需考慮時序約束。但在復雜電路中，為了減少系統中各部分延時，使系統協同工作，提高運行頻率，需要進行時序約束。通常當頻率高于50MHz時，需要考慮時序約束。

2018-03-30 13:42:59

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FPGA約束的詳細介紹

介紹FPGA約束原理，理解約束的目的為設計服務，是為了保證設計滿足時序要求，指導FPGA工具進行綜合和實現，約束是Vivado等工具努力實現的目標。所以首先要設計合理，才可能滿足約束，約束反過來檢查

2018-06-25 09:14:00

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FPGA設計的“三個代表”：Ultrafastdesign methodology

UFDM建議正確的HDL coding風格來滿足目標器件，討論時序約束和時序收斂。正確的IO約束，IO管腳分配和布局，物理約束，并提供了滿足時序收斂的技巧和讓FPGA工作快速穩定的方法。

2018-06-27 09:50:00

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FPGA時序約束分析余量

FPGA在與外部器件打交道時，端口如果為輸入則與input delay約束相關，如果最為輸出則output delay,這兩種約束的值究竟是什么涵義，在下文中我也會重點刨析，但是前提是需要理解圖1和圖2建立余量和保持余量。

2019-11-10 10:06:23

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FPGA時序約束案例：偽路徑約束介紹

偽路徑約束在本章節的2 約束主時鐘一節中，我們看到在不加時序約束時，Timing Report會提示很多的error，其中就有跨時鐘域的error，我們可以直接在上面右鍵，然后設置兩個時鐘的偽路徑

2020-11-14 11:28:10

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使用FPGA設計的IO到底是什么

今天想和大家一起聊聊 FPGA 的 IO。先說說我當年入門的經歷吧。國內的大學有 FPGA 開發條件的實驗室并不太多，當年大學的那幫同學有的做 ARM，有的做 linux，很少有人做 FPGA，當時學 FPGA 僅僅是由于非常渴望的好奇心。所以，在淘寶買了一塊開發板，就開始了自己的 FPGA 之路。

2020-12-22 13:08:00

FPGA時序約束的理論基礎知識說明

在FPGA 設計中，很少進行細致全面的時序約束和分析，Fmax是最常見也往往是一個設計唯一的約束。這一方面是由FPGA的特殊結構決定的，另一方面也是由于缺乏好用的工具造成的。好的時序約束可以指導布局布線工具進行權衡，獲得最優的器件性能，使設計代碼最大可能的反映設計者的設計意圖。

2021-01-12 17:31:00

FPGA中IO口的時序分析詳細說明

在高速系統中FPGA時序約束不止包括內部時鐘約束，還應包括完整的IO時序約束利序例外約束才能實現PCB板級的時序收斂。因此，FPGA時序約束中IO口時序約束也是重點。只有約東正確才能在高速情況下保證FPGA和外部器件通信正確

2021-01-13 17:13:00

IO口與FPGA管腳對應關系表

介紹IO口與FPGA管腳對應關系表。

2021-03-18 10:02:26

如何理解和使用做FPGA設計時的過約束？

有人希望能談談在做FPGA設計的時候，如何理解和使用過約束。我就以個人的經驗談談：什么是過約束；為什么會使用過約束；過約束的優點和缺點是什么；如何使用過約束使自己的設計更為健壯

2021-03-29 11:56:24

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簡述Xilinx FPGA管腳物理約束解析

引言：本文我們簡單介紹下Xilinx FPGA管腳物理約束，包括位置（管腳）約束和電氣約束。

2021-04-27 10:36:59

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FPGA時序約束的概念和基本策略

A 時序約束的概念和基本策略時序約束主要包括周期約束（FFS到FFS，即觸發器到觸發器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態路徑約束（IPAD到OPAD）等3種。通過附加

2021-09-30 15:17:46

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FPGA設計之時序約束四大步驟

本文章探討一下FPGA的時序約束步驟，本文章內容，來源于配置的明德揚時序約束專題課視頻。

2022-03-16 09:17:19

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FPGA設計之時序約束

上一篇《FPGA時序約束分享01_約束四大步驟》一文中，介紹了時序約束的四大步驟。

2022-03-18 10:29:28

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詳解FPGA的時序input delay約束

本文章探討一下FPGA的時序input delay約束，本文章內容，來源于配置的明德揚時序約束專題課視頻。

2022-05-11 10:07:56

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DDR3約束規則與IP核時鐘需求

FPGA端掛載DDR時，對FPGA引腳的約束和選擇并不是隨意的，有一定的約束規則，一般可以通過利用vivado工具中的pin assignment去選擇合適的位置輔助原理圖設計。

2022-07-03 17:20:44

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時序約束系列之D觸發器原理和FPGA時序結構

明德揚有完整的時序約束課程與理論，接下來我們會一章一章以圖文結合的形式與大家分享時序約束的知識。要掌握FPGA時序約束，了解D觸發器以及FPGA運行原理是必備的前提。今天第一章，我們就從D觸發器開始講起。

2022-07-11 11:33:10

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FPGA的時序input delay約束

本文章探討一下FPGA的時序input delay約束，本文章內容，來源于明德揚時序約束專題課視頻。

2022-07-25 15:37:07

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FPGA 結構分析 -IO 資源

關于 FPGA 的 IO資源分析共分為三個系列進行具體闡述，分別為： IO資源：分析FPGA IO資源的電氣特性； IO邏輯資源：分析FPGA的輸入輸出數據寄存器、DDR工作方式、可編程輸入延時

2022-12-13 13:20:06

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FPGA學習-IO延遲的約束方法

和set_output_delay命令來設置FPGA范圍外的延遲值。兩者在含義、約束命令等方面有很多地方是相似的，只不過一個是輸入，一個是輸出，本文還是分開對兩者進行講述；輸入延遲 ?set_input_delay命令設定FPGA的輸入端口上相對于上游芯片接口時鐘邊沿的輸入路徑延遲（不包括FPGA輸入端口到第一個觸發器數據輸

2023-01-01 11:50:07

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