優(yōu)勢(shì)和特點(diǎn)

• 完全集成VCO/PLL內(nèi)核
  ??156.25 MHz時(shí)，抖動(dòng)值：0.17 ps均方根值（1.875 MHz至20 MHz）
  ??125 MHz時(shí)，抖動(dòng)值：0.41 ps均方根值（12 kHz至20 MHz）
  ??輸入晶振或時(shí)鐘頻率：25 MHz
• 針對(duì)156.25 MHz、33.33 MHz、100 MHz和125 MHz預(yù)設(shè)分頻比
• 可選LVPECL或LVDS輸出格式
• 集成環(huán)路濾波器

• 6路基準(zhǔn)時(shí)鐘輸出
• 速率通過(guò)綁定引腳配置
• 節(jié)省空間的6 mm × 6 mm、40引腳LFCSP封裝
• 功耗：0.48 W（LVDS工作模式）
• 欲了解更多特性，請(qǐng)參考數(shù)據(jù)手冊(cè)

產(chǎn)品詳情

AD9571具有多路輸出時(shí)鐘發(fā)生器功能，內(nèi)置專用PLL內(nèi)核，針對(duì)以太網(wǎng)線路卡應(yīng)用進(jìn)行了優(yōu)化。整數(shù)N PLL設(shè)計(jì)基于ADI公司成熟的高性能、低抖動(dòng)頻率合成器產(chǎn)品系列，確保實(shí)現(xiàn)最高的網(wǎng)絡(luò)性能。這款器件也適合相位噪聲和抖動(dòng)要求嚴(yán)格的其它應(yīng)用。

PLL部分由低噪聲鑒頻鑒相器（PFD）、精密電荷泵（CP）、低相位噪聲電壓控制振蕩器（VCO）和預(yù)編程反饋分頻器與輸出分頻器組成。通過(guò)將外部晶振或基準(zhǔn)時(shí)鐘連接至REFCLK引腳，可將最高達(dá)156.25 MHz的頻率鎖定至輸入基準(zhǔn)。

每個(gè)輸出分頻器和反饋分頻器分頻比都針對(duì)要求的輸出速率進(jìn)行預(yù)編程。無(wú)需外部環(huán)路濾波器元件，從而節(jié)約了寶貴的設(shè)計(jì)時(shí)間和電路板空間。

AD9571提供40引腳6 mm × 6 mm引腳架構(gòu)芯片級(jí)封裝，采用3.3 V單電源供電。工作溫度范圍為?40°C至+85°C。

方框圖