用Verilog HDL描述寄存器

剛接觸數(shù)字集成電路設(shè)計(jì)，特別是Verilog HDL語(yǔ)言的同學(xué)，往往不理解什么時(shí)候變量需要設(shè)置為wire型，什么時(shí)候需要設(shè)置成reg型。這主要的原因就是，在學(xué)習(xí)硬件描述語(yǔ)言之前，沒有電路設(shè)計(jì)的概念。

一般來說reg類型變量，定義的是時(shí)序邏輯元件[1]（Sequential Logical Device），在實(shí)際設(shè)計(jì)過程中主要涉及到的是寄存器、鎖存器以及狀態(tài)機(jī)[2]）。

比如之前提到的帶異步復(fù)位（低電平有效）的上升沿觸發(fā)寄存器為例，其元件符號(hào)可以表現(xiàn)如下：

使用Verilog HDL描述時(shí)可以按照以下方式描述：

寄存器描述時(shí)，采用always塊描述；

Always觸發(fā)條件中，posedge CLK，表示CLK上升沿觸發(fā)。如果是下降沿觸發(fā)的寄存器，則需要換成negedge CLK；

Always觸發(fā)條件中，negedge rstn，表示復(fù)位信號(hào)為低電平有效；如果是高電平有效，則需要修改成posedge rst；這里將rstn信號(hào)的命名換成了rst，這是因?yàn)樾袠I(yè)內(nèi)，在信號(hào)命名時(shí)，末尾如果是n，N，b，B[3]字母等，表示低電平有效，這是一種約定俗成的代碼規(guī)范；

If(!rstn)，與negedge rstn配合，表示rstn為低電平時(shí)有效（低電平時(shí)，電路復(fù)位或置位）；如果希望該寄存器的rst在高電平時(shí)有效，則需要確保always觸發(fā)條件中使用posedge rst，且這里改成if(rst)；

Q<=1’b0；表示在復(fù)位信號(hào)有效時(shí)，輸出端直接輸出低電平，而無需其他信號(hào)有效，也就是異步復(fù)位的功能。如果是異步置位，則改為Q<=1’b1; 這里面1’b，表示寄存器位數(shù)為1位，后面數(shù)字是二進(jìn)制數(shù)，如果多個(gè)寄存器同時(shí)設(shè)置，只需要修改位數(shù)和表示方法即可，如8’b0101_1010，8’h5a；

Q<=D；則表示，如果rstn/rst無效，且CLK上升沿觸發(fā)時(shí)，將D端數(shù)據(jù)送給Q的輸出，這樣就是標(biāo)準(zhǔn)的D觸發(fā)器，即寄存器行為了。

用Chisel描述寄存器

Chisel語(yǔ)言，與Verilog HDL這種傳統(tǒng)的硬件描述語(yǔ)言相比，等級(jí)更高一些，無法靈活描述不同類型的寄存器類型。

以上變量申明分別描述了單位寬寄存器Q1以及多位寬寄存器Q2。其中Q1是一個(gè)在復(fù)位后為低電平的寄存器，Q2是一個(gè)8位的寄存器組，復(fù)位后Q2的輸出是0x5a。

由于在Chisel語(yǔ)言中，不同類型是不能互相賦值的，建議對(duì)于控制信號(hào)盡量使用Bool類型，而數(shù)據(jù)信號(hào)盡量使用UInt類型。

與Verilog HDL不同，Chisel更接近于結(jié)構(gòu)化描述，雖然申明了寄存器，且寄存器也有復(fù)位值，但實(shí)際上電路使用什么寄存器，需要依靠Chisel函數(shù)內(nèi)部實(shí)現(xiàn)。

在Chisel2以及早期的Chisel3中，寄存器采用的是同步復(fù)位寄存器結(jié)構(gòu)：

這種寄存器結(jié)構(gòu)，沒有使用異步復(fù)位，reset信號(hào)只有在時(shí)鐘上升沿有效后，才會(huì)初始化寄存器的輸出。這使得整個(gè)SoC系統(tǒng)需要在初始化上電時(shí)，消耗更多的時(shí)鐘周期，確保系統(tǒng)完全進(jìn)入穩(wěn)定狀態(tài)，才可以釋放復(fù)位信號(hào)。增加了時(shí)鐘系統(tǒng)以及復(fù)位系統(tǒng)的設(shè)計(jì)難度。

比如說最早使用Chisel開發(fā)的開源處理器內(nèi)核，RocketChip，就是因?yàn)槭褂猛綇?fù)位寄存器（實(shí)際情況更糟的是，內(nèi)部還有大量寄存器連復(fù)位功能都沒有使用），導(dǎo)致系統(tǒng)上電后，必須確保內(nèi)核獲得超過幾百個(gè)時(shí)鐘周期，才能釋放復(fù)位信號(hào)，否則系統(tǒng)就會(huì)跑飛，甚至崩潰。

因此Chisel的開發(fā)團(tuán)隊(duì)也進(jìn)行了優(yōu)化，在新版本Chisel函數(shù)中使用了異步復(fù)位，當(dāng)然因?yàn)楫?dāng)前我們團(tuán)隊(duì)還沒有試用這個(gè)功能，因此不確定是否可以穩(wěn)定工作。

結(jié)構(gòu)化描述寄存器，有2大好處，一是描述方式簡(jiǎn)單高效，用一行代碼就可以申明同時(shí)進(jìn)行描述；二是，只要整個(gè)團(tuán)隊(duì)都是用同一個(gè)版本的Chisel開發(fā)環(huán)境進(jìn)行描述，則都會(huì)使用同一種寄存器類型，這對(duì)于后續(xù)系統(tǒng)集成、驗(yàn)證、物理實(shí)現(xiàn)都會(huì)提供統(tǒng)一的輸入接口，減少因?yàn)椴煌?a target="_blank">工程師，不同設(shè)計(jì)風(fēng)格導(dǎo)致電路驗(yàn)證及實(shí)現(xiàn)的不可控隱患。

[1] 時(shí)序邏輯電路其任一時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而且還與過去各時(shí)刻的輸入有關(guān)。常見的時(shí)序邏輯元件有觸發(fā)器、鎖存器、寄存器等。

[2] 狀態(tài)機(jī)本身并不是時(shí)序元件，但考慮到由于狀態(tài)機(jī)狀態(tài)描述不完全時(shí)，會(huì)使用鎖存器實(shí)現(xiàn)電路，因此在用Verilog HDL硬件描述時(shí)，需要申明為reg類型。

[3] 一般來說后綴可以用n，N，_n或_N，表示negative；b，B，_b或_B，表示Bar。都是反向的意思，比如說rstn，RSTN，reset_n，RESET_N，ceb，CEB，we_b，WE_B等；