最佳方法導致成功

　　大型 FPGA 設(shè)計的先決條件通常包括客戶、開發(fā)人員、PCB 制造商、電路板制造商和 FPGA 制造商之間的密切合作和密集的信息交流。為了執(zhí)行這些任務(wù)，HEITEC 定義了一種方法，該方法非常強調(diào)明確的定義、全面的文檔和持續(xù)的審查，尤其是在項目的早期階段。必須從頭開始指定概念，并且必須明確定義所需的功能和架構(gòu)，以便開發(fā)過程可以有效地進行，而無需進行大量的重新設(shè)計。詳細記錄項目的每個階段尤為重要。與客戶的初步討論是基于需求的設(shè)計的基礎(chǔ)。目標是需求規(guī)范，即 通過制定要求表，包括功能和性能參數(shù)，以及電氣、機械和熱性能。接下來的步驟是概念規(guī)范、功能規(guī)范、開發(fā)和實施以及使用系統(tǒng)仿真驗證和確認功能。

　　概念規(guī)格

　　第一步是概念規(guī)范，它定義了所有要求、實現(xiàn)概念、FPGA 選擇和數(shù)據(jù)傳輸模型。對于高度復雜的項目，這可能會持續(xù)數(shù)周甚至數(shù)月，并產(chǎn)生包含有時超過 100 頁的描述、高級塊圖像和表格的詳細文檔。在這個階段，確定功能劃分，即定義哪些功能是在硬件或軟件中實現(xiàn)的，以及使用哪些硬件組件（CPU、FPGA、ASIC、SoC）。對于不同的解決方案，會創(chuàng)建一個決策矩陣來選擇基本組件，例如 CPU、SoC、高速 I/O 接口、內(nèi)存接口等。

　　在這里，也確定將使用哪些 IP。例如，可能需要將用于控制和調(diào)試任務(wù)的處理器集成到 FPGA 中，因為在高速下，芯片上的常規(guī)測量有時不再可能，并且必須通過適當?shù)能浖湍Ｊ缴善鲌?zhí)行內(nèi)部自檢。 相應(yīng)的狀態(tài)寄存器、錯誤計數(shù)器、錯誤位等可用于確定是否已實現(xiàn)所需功能并能夠逐步糾正故障。在概念階段，系統(tǒng)性能和實時能力以及電氣、機械和熱性能也正在評估中。在這個階段特別重要的是整個項目的時間和成本估算，包括規(guī)格、FPGA和電路板開發(fā)，

　　功能規(guī)范

　　功能規(guī)范定義了硬件和固件設(shè)計規(guī)范。硬件設(shè)計規(guī)范涉及 FPGA 以及板上的所有基本組件。它包括定義 FPGA 架構(gòu)、選擇和描述 FPGA 組件、估計電路板和 FPGA 的電源和電壓要求、詳細的功能框圖、模塊描述、流程圖、映射 FPGA I/O 引腳、時鐘和復位概念，硬件和軟件接口以及所需的測試環(huán)境。

　　作為固件設(shè)計規(guī)范的結(jié)果，提供了詳細的流程圖、操作系統(tǒng)的選擇、引導概念以及低級驅(qū)動程序和測試例程的定義。此外，它還規(guī)定了交互測試、應(yīng)用程序詳細信息、固件/軟件接口、診斷支持和錯誤處理。

　　質(zhì)量保證

　　隨著實際設(shè)計的開始，為質(zhì)量保證采取進一步的綜合措施至關(guān)重要。仔細審查是合適的方法，因為這已經(jīng)識別出規(guī)范和代碼中的許多錯誤。這可能看起來很麻煩，但它非常有效并且可以在早期階段提高質(zhì)量。開發(fā)人員之間通過審查和檢查交流經(jīng)驗自動意味著在項目的各個階段增加開發(fā)知識。這些措施得到了廣泛的清單和一致的版本管理的補充。Mentor HDL Designer 等高級設(shè)計輸入工具用于實施，

　　經(jīng)驗證的 ASIC 設(shè)計概念

　　ASIC 成功開發(fā)的關(guān)鍵在于，在將數(shù)據(jù)移交給 ASIC 制造商之前，設(shè)計的整體功能已經(jīng)過全面驗證。最終設(shè)計中的故障非常困難，最重要的是，由于口罩的精心生產(chǎn)，修復起來非常昂貴。相比之下，F(xiàn)PGA 在修復設(shè)計缺陷和實現(xiàn)功能更改方面具有更大的靈活性。然而，為了能夠滿足高度復雜的 FPGA 設(shè)計通常緊縮的時間表和成本框架，這里描述的設(shè)計方法是必不可少的。

　　這是避免回顧性的唯一方法，通常只能進行復雜的可實施功能更改以及冗長且昂貴的故障分析。此外，從早期設(shè)計階段的一開始，就可以在概念、FPGA 架構(gòu)、I/O 引腳和 VHDL 編碼中嚴格考慮高速方面。良好的編碼指南以及熟練的流水線和注冊在后期綜合和 P&R 期間獲得回報。

　　因此，HEITEC 開發(fā)人員也始終如一地利用他們在 ASIC 設(shè)計方面的多年經(jīng)驗來設(shè)計高速 FPGA 解決方案。

　　最初，開發(fā)團隊分析了系統(tǒng)規(guī)格。在具有 Arria 10 的系統(tǒng)中，F(xiàn)PGA 通常在整個系統(tǒng)中發(fā)揮重要作用，并影響系統(tǒng)設(shè)計的其余部分。通過為系統(tǒng)和 FPGA 創(chuàng)建詳細的設(shè)計規(guī)范，并通過定義與系統(tǒng)其余部分的 FPGA 輸入和輸出接口，盡可能透明地說明設(shè)計過程非常重要。

　　密集的數(shù)據(jù)處理包括多個發(fā)送和接收路徑，其中大量數(shù)據(jù)處理可能導致數(shù)值輸出的高動態(tài)性。指定的發(fā)送和接收路徑越多，當然要求就越高。硬浮點功能對此非常有幫助，提供了更高的穩(wěn)定性，并且在 1.5 GHz 時比以前的技術(shù)更強大。

　　借助 Arria 10 中的硬浮點 DSP 模塊，F(xiàn)PGA 系統(tǒng)能夠克服許多性能限制挑戰(zhàn)并顯著降低功耗。該架構(gòu)消除了 100% 通常使用 FPGA 資源實現(xiàn)的 IEEE 754 浮點邏輯。首先，所有必要的要求都記錄在硬化的 DSP 模塊中。這消除了使用寶貴的 FPGA 資源創(chuàng)建非規(guī)范化和規(guī)范化邏輯的需要。過去，硬件實施不可能立即實現(xiàn)。通常，該算法必須分幾個步驟轉(zhuǎn)換為最適合 FPGA 架構(gòu)的定點實現(xiàn)。簡化的實現(xiàn)消除了復雜的調(diào)試并顯著縮短了開發(fā)時間。

　　各種考慮因素在設(shè)計過程中發(fā)揮了特殊作用：指定 FPGA 的 I/O 接口、識別不同的時鐘域、定義基本設(shè)計功能的框圖、集成 IP 塊、制定功能的驗證/測試計劃整個團隊（可制造性設(shè)計）。此外，通用設(shè)計目錄結(jié)構(gòu)是有益的，因為它促進了不同級別的集成。這個概念的目標是通過 JTAG 端口進行 FPGA 編程，并通過 GUI-PC 以太網(wǎng)接口加載 FPGA 配置的更新以及 HPS CPU 軟件。

　　審核編輯：郭婷