全加器真值表解釋

　　全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并依據(jù)求和作用給出該位的進(jìn)位信號。依據(jù)它的功用，能夠列出它的真值表，如表1.2所示。

　　表1.2 一位全加法真值表

　　全加器結(jié)構(gòu)化描述方式

　　module FA_struct （A， B， Cin， Sum， Count）;

　　input A;

　　input B;

　　input Cin;

　　output Sum;

　　output Count;

　　wire S1， T1， T2， T3;

　　// -- statements -- //

　　xor x1 （S1， A， B）;

　　xor x2 （Sum， S1， Cin）;

　　and A1 （T3， A， B ）;

　　and A2 （T2， B， Cin）;

　　and A3 （T1， A， Cin）;

　　or O1 （Count， T1， T2， T3 ）;

　　endmodule

?

　　該實(shí)例顯示了一個(gè)全加器由兩個(gè)異或門、三個(gè)與門、一個(gè)或門構(gòu)成 （或者可以理解為兩個(gè)半加器與一個(gè)或門的組合）。S1、T1、T2、T3則是門與門之間的連線。代碼顯示了用純結(jié)構(gòu)的建模方式，其中xor 、and、or 是Verilog HDL 內(nèi)置的門器件。以 xor x1 （S1， A， B） 該例化語句為例：xor 表明調(diào)用一個(gè)內(nèi)置的異或門，器件名稱xor ，代碼實(shí)例化名x1（類似原理圖輸入方式）。括號內(nèi)的S1，A，B 表明該器件管腳的實(shí)際連接線（信號）的名稱，其中 A、B是輸入，S1是輸出。

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