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      Hack電子

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      介紹一種通過SystemC做RTL/C/C++聯(lián)合仿真的方法

      當(dāng)FPGA開發(fā)者需要做RTL和C/C++聯(lián)合仿真的時候，一些常用的方法包括使用MicroBlaze軟....
      的頭像 Hack電子 發(fā)表于 12-13 10:11 ?3023次閱讀
      介紹一種通過SystemC做RTL/C/C++聯(lián)合仿真的方法

      如何用XSCT通過APB接口來讀GT的寄存器

      在debug GT的時候，有時候需要讀出一些寄存器來分析。這篇文章介紹一種通過AXI4 Lite或者....
      的頭像 Hack電子 發(fā)表于 12-08 10:32 ?1140次閱讀
      如何用XSCT通過APB接口來讀GT的寄存器

      程序員的10條基本編程原則

      編寫代碼容易，但編寫優(yōu)秀代碼卻是一項挑戰(zhàn)。采納基本編程原則是確保編寫高質(zhì)量代碼的穩(wěn)妥途徑，無論軟件項....
      的頭像 Hack電子 發(fā)表于 12-05 11:28 ?1543次閱讀
      程序員的10條基本編程原則

      如何實現(xiàn)ILA Cross Trigger

      ILA Cross Triggering功能使得ILA核心之間、以及ILA核心與處理器（例如，AMD....
      的頭像 Hack電子 發(fā)表于 11-30 10:17 ?1823次閱讀
      如何實現(xiàn)ILA Cross Trigger

      什么是2.5 Gb以太網(wǎng)？2.5 Gb以太網(wǎng)的優(yōu)點

      自 20 世紀(jì) 70 年代誕生以來，以太網(wǎng)已成為局域網(wǎng)事實上的標(biāo)準(zhǔn)。多年來，其經(jīng)歷了多項進(jìn)步，以滿足....
      的頭像 Hack電子 發(fā)表于 10-31 11:07 ?1636次閱讀

      混合信號接地的困惑根源：對多卡系統(tǒng)應(yīng)用單卡接地概念

      大多數(shù) ADC、DAC 和其他混合信號器件數(shù)據(jù)手冊是針對單個 PCB 討論接地，通常是制造商自己的評....
      的頭像 Hack電子 發(fā)表于 10-20 14:37 ?1015次閱讀
      混合信號接地的困惑根源：對多卡系統(tǒng)應(yīng)用單卡接地概念

      為什要區(qū)分AGND和DGND？雙面和多層印刷電路板

      系統(tǒng)內(nèi)的每個 PCB 至少應(yīng)有完整的一層專用于接地層。理想情況下，雙面電路板的一面應(yīng)完全用于接地層，....
      的頭像 Hack電子 發(fā)表于 10-18 15:50 ?1244次閱讀
      為什要區(qū)分AGND和DGND？雙面和多層印刷電路板

      為什要區(qū)分AGND和DGND？搞清楚模數(shù)、數(shù)模轉(zhuǎn)換中的AGND和DGND

      目前的信號處理系統(tǒng)一般需要混合信號器件，例如模數(shù)轉(zhuǎn)換器 (ADC)、數(shù)模轉(zhuǎn)換器 (DAC)和快速數(shù)字....
      的頭像 Hack電子 發(fā)表于 10-17 15:55 ?4142次閱讀
      為什要區(qū)分AGND和DGND？搞清楚模數(shù)、數(shù)模轉(zhuǎn)換中的AGND和DGND

      SoC（System on chip）與NoC（network-on-chip)

      平均通信效率低。SoC中采用基于獨(dú)占機(jī)制的總線架構(gòu)，其各個功能模塊只有在獲得總線控制權(quán)后才能和系統(tǒng)中....
      的頭像 Hack電子 發(fā)表于 10-12 16:52 ?4040次閱讀
      SoC（System on chip）與NoC（network-on-chip)

      基于循環(huán)隊列的FIFO緩存實現(xiàn)

      FIFO緩存是介于兩個子系統(tǒng)之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于....
      的頭像 Hack電子 發(fā)表于 09-11 10:12 ?1144次閱讀
      基于循環(huán)隊列的FIFO緩存實現(xiàn)

      奇偶校驗器的設(shè)計方法和特點

      奇偶校驗是一種簡單、實現(xiàn)代價小的檢錯方式，常用在數(shù)據(jù)傳輸過程中。對于一組并行傳輸?shù)臄?shù)據(jù)（通常為8比特....
      的頭像 Hack電子 發(fā)表于 09-05 10:40 ?3399次閱讀
      奇偶校驗器的設(shè)計方法和特點

      Xilinx Vivado使用增量實現(xiàn)

      增量實現(xiàn)自從首次獲得支持以來，不斷升級演變，在此過程中已添加了多項針對性能和編譯時間的增強(qiáng)功能。它解....
      的頭像 Hack電子 發(fā)表于 09-04 10:07 ?1269次閱讀
      Xilinx Vivado使用增量實現(xiàn)

      傅立葉分析和小波分析之間的關(guān)系？

      做FFT后，我們發(fā)現(xiàn)這三個時域上有巨大差異的信號，頻譜卻非常一致。尤其是下邊兩個非平穩(wěn)信號，我們從頻....
      的頭像 Hack電子 發(fā)表于 08-28 17:01 ?569次閱讀
      傅立葉分析和小波分析之間的關(guān)系？

      測試文件編寫流程說明

      testbench是寫輸入激勵的，是一種驗證手段。
      的頭像 Hack電子 發(fā)表于 08-19 10:58 ?947次閱讀
      測試文件編寫流程說明

      RTL設(shè)計規(guī)范有哪些？一個RTL用例設(shè)計介紹

      D觸發(fā)器結(jié)構(gòu)如下圖所示，先有時鐘上升沿，然后才有D的值賦給Q，沒有上升沿Q值保持不變，時序邏輯在時鐘....
      的頭像 Hack電子 發(fā)表于 08-18 10:23 ?2503次閱讀
      RTL設(shè)計規(guī)范有哪些？一個RTL用例設(shè)計介紹

      信號的相干性是什么

      相干就是信號相似的程度，下圖最上方波形與下面三個的相關(guān)性，主要考察頻率的相似性。
      的頭像 Hack電子 發(fā)表于 08-18 10:09 ?2876次閱讀
      信號的相干性是什么

      IC設(shè)計之Verilog代碼規(guī)范

      Verilog規(guī)范對于一個好的IC設(shè)計至關(guān)重要。
      的頭像 Hack電子 發(fā)表于 08-17 10:14 ?2064次閱讀
      IC設(shè)計之Verilog代碼規(guī)范

      在Zynq裸機(jī)設(shè)計中使用視覺庫L1 remap函數(shù)的示例

      本篇博文旨在演示如何在 Zynq 設(shè)計中使用 Vitis 視覺庫函數(shù) (remap) 作為 HLS ....
      的頭像 Hack電子 發(fā)表于 08-01 10:18 ?1099次閱讀
      在Zynq裸機(jī)設(shè)計中使用視覺庫L1 remap函數(shù)的示例

      初識IBIS模型

      半導(dǎo)體LSI的EDA模型之一是"IBIS模型"，完整稱為Input/OutputBuffer Inf....
      的頭像 Hack電子 發(fā)表于 07-14 10:10 ?2979次閱讀

      HDIO OBUFT和IOBUF用例簡析

      本文著重探討 HDIO OBUFT 和 IOBUF 用例。如果含三態(tài)控制 (OBUFT/IOBUF)....
      的頭像 Hack電子 發(fā)表于 07-12 10:04 ?2207次閱讀
      HDIO OBUFT和IOBUF用例簡析

      調(diào)用HLS的FFT庫實現(xiàn)N點FFT

      在HLS中用C語言實現(xiàn)8192點FFT，經(jīng)過測試，實驗結(jié)果正確，但是時序約束不到100M的時鐘，應(yīng)該....
      的頭像 Hack電子 發(fā)表于 07-11 10:05 ?1500次閱讀
      調(diào)用HLS的FFT庫實現(xiàn)N點FFT

      從Xilinx FFT IP核到FPGA實現(xiàn)OFDM

      筆者在校的科研任務(wù)，需要用FPGA搭建OFDM通信系統(tǒng)，而OFDM的核心即是IFFT和FFT運(yùn)算，因....
      的頭像 Hack電子 發(fā)表于 07-10 10:43 ?1758次閱讀
      從Xilinx FFT IP核到FPGA實現(xiàn)OFDM

      FPGA基于線性迭代法的除法器設(shè)計

      FPGA實現(xiàn)除法的方法有幾種，比如直接用/來進(jìn)行除法運(yùn)算，調(diào)用IP核進(jìn)行除法運(yùn)算，但這兩種方式都有個....
      的頭像 Hack電子 發(fā)表于 07-04 10:03 ?1787次閱讀
      FPGA基于線性迭代法的除法器設(shè)計

      AMD加大投資FPGA

      AMD宣布計劃在四年內(nèi)投資高達(dá) 1.35 億美元，在愛爾蘭實現(xiàn)持續(xù)增長。
      的頭像 Hack電子 發(fā)表于 06-28 14:53 ?623次閱讀

      CNN到底是怎么回事？

      它用TensorFlow.js加載了一個10層的預(yù)訓(xùn)練模型，相當(dāng)于在你的瀏覽器上跑一個CNN模型，只....
      的頭像 Hack電子 發(fā)表于 06-28 14:47 ?4542次閱讀
      CNN到底是怎么回事？

      Vivado HLS能否取代HDL開發(fā)

      大多數(shù)FPGA程序員認(rèn)為，高級工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價"。但是這總是真的嗎....
      的頭像 Hack電子 發(fā)表于 06-27 10:10 ?944次閱讀
      Vivado HLS能否取代HDL開發(fā)

      Vivado如何對固化選項里沒有的FLASH進(jìn)行燒寫？

      在固化時，會遇到找不到flash器件的問題，這里稍微作個總結(jié): （針對xinlinx的芯片）。
      的頭像 Hack電子 發(fā)表于 06-21 10:06 ?8404次閱讀
      Vivado如何對固化選項里沒有的FLASH進(jìn)行燒寫？

      PCIe 7.0標(biāo)準(zhǔn)新進(jìn)展，速度達(dá)到16GB/秒/單通道

      隨著PCI Express 6.0 于去年初完成，PCI-SIG 迅速開始著手開發(fā)下一代 PCIe ....
      的頭像 Hack電子 發(fā)表于 06-19 15:24 ?2468次閱讀
      PCIe 7.0標(biāo)準(zhǔn)新進(jìn)展，速度達(dá)到16GB/秒/單通道

      AMD帶領(lǐng)GPU進(jìn)入Chiplet時代 RDNA3架構(gòu)深入解讀

      11月3日，AMD 透露了其 RDNA 3 GPU 架構(gòu)和 Radeon RX 7900 系列顯卡的....
      的頭像 Hack電子 發(fā)表于 06-12 10:14 ?1838次閱讀
      AMD帶領(lǐng)GPU進(jìn)入Chiplet時代 RDNA3架構(gòu)深入解讀

      System Verilog的概念以及與Verilog的對比

      Verilog模塊之間的連接是通過模塊端口進(jìn)行的。 為了給組成設(shè)計的各個模塊定義端口，我們必須對期望....
      的頭像 Hack電子 發(fā)表于 06-12 10:05 ?1905次閱讀