1.什么是JESD204B

該標準描述的是轉換器與其所連接的器件（一般為FPGA和ASIC）之間的數GB級串行數據鏈路，實質上，具有高速并串轉換的作用 。

2.使用JESD204B接口的原因

1. 不用再使用數據接口時鐘（時鐘嵌入在比特流中，利用恢復時鐘技術CDR）

2. 不用擔心信道偏移（信道對齊可修復此問題，RX端FIFO緩沖器）

3. 不用再使用大量IO口，布線方便（高速串行解串器實現高吞吐量）

4. 多片IC同步方便

4 。關鍵變量

M：converters/device，轉換器（AD/DA）數量

L：lanes/ device（link），通道數量

F：octets/frame（per lane），每幀的8位字節數

K：frames/multiframe，每個多幀的幀數

N：converter resolution，轉換器分辨率

N’：total bits/sample，4的倍數，N’=N+控制和偽數據位。

S：samples/converter/frame cycle，每個轉換器每幀發送的樣本數。當S=1時，幀時鐘=采樣時鐘

CS：control bits/sample

CF：control words/frame cycle/device（link），通常只在HD=1時使用。

5. subclass0~2確定延遲

subclass0：不支持確定延遲；

subclass1：SYSREF，（AD9370支持的是子類1，IP核默認也是子類1 ），利用確定延遲來對齊多片IC。

subclass2：SYNC~。

6 。 subclass1的三個階段

1） 代碼組同步（CGS）：

1. RX將SYNC～引腳拉低，發出一個同步請求。

2. TX從下一個符號開始，發送未加擾的/K28.5/符號（每個符號10位）。

3. 當R X接收到至少4個無錯誤的連續/K28.5/符號時，R X同步，然后將SYNC～引腳拉高。

4. R X必須接收到至少4個無錯誤8B/10B字符，否則同步將失敗，鏈路留在CGS階段。

5. C G S階段結束，I L A S階段開始。

注意：

1. 串行數據傳輸沒有接口時鐘，因此RX必須將其數位及字邊界與 TX 串行輸出對齊。RX 向 TX 發送 ~SYNC 請求信號，讓其通過所有信道發送一個已知的重復比特序列K28.5。RX 將移動每個信道上的比特數據，直到找到 4 個連續的 K28.5 字符為止。此時，它不僅將知道比特及字邊界，而且已經實現了 CGS。

2. RX~SYNC的輸出必須與RX的幀時鐘同步，同時要求TX的幀時鐘與~SYNC同步（可通過~SYNC復位TX的幀時鐘計數器來實現）。

3. 不能使用交流耦合。（with the exception that SYNC~ should never be ACcoupled）。

2） 初始通道同步（ILAS）：

1.在JESD204B中，發送模塊捕捉到SYNC~信號的變換，在下一個本地多幀（LMFC）邊界上啟動ILAS。

2.ILAS主要對齊鏈路的所有通道，驗證鏈路參數，以及確定幀和多幀邊界在接收器的輸入數據流中的位置。

3.ILAS由4個多幀組成。每個多幀最后一個字符是多幀對齊字符/A，第一，三，四個多幀以/R字符開始，以/A字符結束。接收器以各通道的最后一個字符/A對齊接收器內各通道內各多幀的末尾。

4.這些特定的控制字符只用于初始通路對齊序列中，而不用在數據傳輸的任何其他階段。CGS和ILAS階段不加擾。

5.RX模塊中的FIFO吸收信道偏移。

3） 數據傳輸階段：沒有控制字符，獲取鏈路全帶寬。利用字符替換來監視數據同步，多幀計數器LMFC。

7.Device clk

系統基準時鐘，提供采樣時鐘，JESD204B時鐘，幀串行器時鐘。產生幀時鐘和多幀時鐘。器件時鐘用來捕捉SYSREF，并完成幀和多幀時鐘的前沿相位對齊。子類1中，多幀時鐘周期必須是器件時鐘的整數倍。ADC/DAC/FPGA可運行于不同速率，但必須同源且頻率相關。

8.同步對齊過程

發送器和接收器各維護一個多幀計數器（L M F C），所有發送器和接收器連接到一個公共（源）SYSREF，這些器件利用SYSREF復位其LMFC，這樣所有LMFC應互相同步（在一個時鐘周期內）。In the TX， the detected phase of the LMFC determines the momentswhen alignment characters can be sent. In the RX， the detected phase of theLMFC determines the moments that the alignment characters are read out from theFIFO.

SYSREF signal （DeviceSubclass 1）：1.確定時延（小于1個多幀時鐘周期）。2.對齊和器件時鐘同源，LMFC周期的整數倍，在Device Clk沿變化時采樣SYSREF信號，確定時延，對齊多幀和幀時鐘。SYSREF用于對齊所有收發器件LMFC相位。

SYNC~ signal：同步請求信號。接收端：與接收器幀時鐘同步。CGS后在接收端LMFC邊沿拉高。釋放SYNC（所有器件都會看到）后，發送器在下一次（TX） LMFC繞回0時開始I L A S。如果F*K設置適當，大于（發送器編碼時間）+（線路傳播時間）+（接收器解碼時間），則接收數據將在下一個LMFC之前從接收器的S E R D E S傳播出去。接收器將把數據送入F I F O，然后在下一個（R X）L M F C邊界開始輸出數據。發送器SERDES輸入與接收器FIFO輸出之間的已知關系稱為“確定性延遲。