亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平,也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在亞穩(wěn)態(tài)期間,觸發(fā)器輸出一些中間級(jí)電平,或者可能處于振蕩狀態(tài),并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。
解決方法主要有:
(1) 降低系統(tǒng)時(shí)鐘;
(2) 用反應(yīng)更快的觸發(fā)器(FF),鎖存器(LATCH);
(3) 引入同步機(jī)制,防止亞穩(wěn)態(tài)傳播;
(4) 改善時(shí)鐘質(zhì)量,用邊沿變化快速的時(shí)鐘信號(hào);
(5) 使用工藝好、時(shí)鐘周期裕量大的器件。
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亞穩(wěn)態(tài)
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原文標(biāo)題:【M博士問(wèn)答】如何解決亞穩(wěn)態(tài)?
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FPGA觸發(fā)器的亞穩(wěn)態(tài)認(rèn)識(shí)
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