引言

時間延時積分電荷耦合器件（Time Delay and Integra-tion Charge Coupled Devices,TDICCD）易于實(shí)現(xiàn)實(shí)時成像，可與小相對孔徑的光學(xué)系統(tǒng)配合成像，從而大幅度減少遙感相機(jī)的體積和質(zhì)量，因此廣泛應(yīng)用在航空航天、火控系統(tǒng)和遠(yuǎn)海探測等領(lǐng)域?，F(xiàn)場可編程邏輯門陣列（FPGA）在航空航天、工業(yè)自動化、儀表儀器、計(jì)算機(jī)設(shè)計(jì)與應(yīng)用、通信、國防等領(lǐng)域的電子系統(tǒng)中的技術(shù)含量正以驚人的速度提升。完整的電子系統(tǒng)在單一FPGA芯片中實(shí)現(xiàn)早已成為現(xiàn)實(shí)，電子類新技術(shù)項(xiàng)目的開發(fā)也更多地依賴于FPGA技術(shù)的應(yīng)用。

TDICCD是一種時間延遲積分圖像傳感器件，精準(zhǔn)可靠的時序邏輯信號是TDICCD工作的最基本條件，是保障整個系統(tǒng)有效工作的關(guān)鍵，闡述了以FPGA為開發(fā)平臺設(shè)計(jì)TDICCD8091驅(qū)動時序的全過程。

1 TDICCD的特點(diǎn)及工作原理

1.1 TDICCD的特點(diǎn)

TDICCD 是一種具有面陣結(jié)構(gòu)，線陣輸出的CCD,它的列數(shù)是一行的像元數(shù)，它的行數(shù)是TDICCD的級數(shù)N,較普通的線陣CCD 而言，它具有多重級數(shù)延時積分的功能。TDICCD 器件利用物體的運(yùn)動速度與行轉(zhuǎn)移速度同步方式，對物體進(jìn)行多次（N級）曝光，并對其信號進(jìn)行累加，隨著TDI級數(shù)增加，信號隨TDI級數(shù)（N） 成線性增加，而噪聲隨TDI級數(shù)成平方根增加，TDICCD的信噪比（SNR）增加N 倍，從而獲得高的靈敏度和信噪比。利用曝光時間與使用的TDI級數(shù)成比例的關(guān)系，在不改變幀頻的情況下，通過選擇TDI級數(shù)，改變器件的曝光次數(shù)，使器件實(shí)現(xiàn)在不同照度下對目標(biāo)正常成像。

1.2 TDICCD的工作原理

TDICCD相機(jī)工作原理如圖1所示。相機(jī)攝像時隨衛(wèi)星向前移動，對地面同一靜止目標(biāo)物體多次曝光成像，被拍攝物體為地面上靜止的星星。在t1 時刻，星星在第1級（行）TDICCD上曝光成像，產(chǎn)生電荷信號；t2 時刻，由于相機(jī)向前運(yùn)動，經(jīng)過了一個行周期后，第2 級TDICCD 再次對同一個星星曝光成像，產(chǎn)生電荷信號。

與此同時，時鐘信號驅(qū)動第1級TDICCD 上產(chǎn)生的電荷轉(zhuǎn)移到第2 級TDICCD 上。這樣，該行TDICCD 不僅包括此次曝光產(chǎn)生的電荷，而且也包括前一級轉(zhuǎn)移來的電荷，使電荷量增加了1 倍。依此類推，若TDICCD 的級數(shù)為N,相機(jī)輸出信號將增加為原來的N 倍。圖1中設(shè)定TDI 的級數(shù)為4 級，因此在t4 時刻，在TDI 的第4 級（行）星星曝光產(chǎn)生的電荷量為原來的4倍。

2 設(shè)計(jì)目標(biāo)分析

2.1 TDICCD8091簡介

TDICCD8091是美國仙童公司的一款9 216×128的高速光電傳感器，每行的像素點(diǎn)數(shù)目高達(dá)9 216 個，像元大小為8.75 μm × 8.75 μm ,TDI積分級數(shù)為4,8,16,32,64,96,128 可選，行轉(zhuǎn)移速率為12 kHz.電荷讀出有向上和向下兩個方向可選，每個方向有6 個輸出端口，每個端口讀出速率為20 MHz,總速率為120 MHz,讀出像元電荷數(shù)目1 536 個。每個輸出端口有寄存器和放大器用來緩存和放大信號。TDICCD8091 內(nèi)部結(jié)構(gòu)包含有：光積分區(qū)域（垂直移位寄存器）、21行獨(dú)立區(qū)域（垂直移位寄存器）和水平移位讀出區(qū)域（水平移位寄存器），其中，21行獨(dú)立區(qū)域靠近水平讀出的3行為快速轉(zhuǎn)移區(qū)域，剩下的18行為慢速轉(zhuǎn)移區(qū)域，21行均被遮光材料遮擋。

TDICCD8091的外形圖如圖2所示。

2.2 TDICCD8091的時序要求分析

TDICCD8091積分級數(shù)的選擇由輸入端口VSW128-D（U）、VSW64-D（U）、VSW32-D（U）、VSW16-D（U）、VSW8-D（U）、VSW4-D（U）配合模擬開關(guān)控制實(shí)現(xiàn)。具體接法：例如當(dāng)選擇向上32級積分時，VSW4-U、VSW8-U、VSW16-U接信號V3,VSW32-U接-3 V電壓，VSW64-U、VSW128-U 接+15 V 電壓，同時33~128 級的行轉(zhuǎn)移端口接+15 V電壓，水平移位讀出端口接+3 V電壓，1~32級的行轉(zhuǎn)移端口接信號V1、V2、V3,水平移位讀出端口接H1、H2、H3、H4.

TDICCD8091正常工作所需要的時序信號如圖3所示。其中，V1、V2、V3為12 kHz占空比為50%的三相時鐘信號，時鐘高電平+15 V、低電平0 V,控制光積分區(qū)域和21 行獨(dú)立區(qū)域后18 行信號電荷的垂直移位；VHS1、VHS2、VHS3 為12 kHz占空比小于5%的移位時鐘信號，時鐘高電平+15 V、低電平0 V,控制前3行獨(dú)立區(qū)域信號電荷的垂直移位；H1、H2、H3、H4 為20 MHz占空比50%的四相時鐘信號，時鐘高電平0 V、低電平-5 V,控制每個端口1 536個像元電荷的水平移位讀出，同時，H1信號還控制像元電荷由垂直轉(zhuǎn)移向水平轉(zhuǎn)移的過度，此時高電平為+5 V;FOG為讀出時鐘信號，時鐘高電平+1 V、低電平-5 V;RG是復(fù)位脈沖信號，時鐘高電平+15 V、低電平+4 V,作用為在每個像元電荷讀出前，清除前一個像元?dú)堄嚯姾?，信號頻率20 MHz.這些時鐘的高低電平電壓值在硬件電路通過芯片EL7212驅(qū)動實(shí)現(xiàn)。

3 時序邏輯設(shè)計(jì)及仿真結(jié)果

3.1 時序程序設(shè)計(jì)

整個時序程序信號總流程圖如圖4所示。程序總共由7個模塊組成：輸入同步時鐘模塊產(chǎn)生頻率20 MHz的主時鐘CLK,CLK 通過分頻模塊產(chǎn)生頻率36 kHz 的CLK1 和頻率5 MHz 的CLK2;信號控制模塊在主時鐘CLK 的同步作用下分別產(chǎn)生控制信號VClr、VSHClr 和HClr;輸入處理模塊對輸入主時鐘CLK做去抖動處理后輸出時鐘信號CLK0;V 信號產(chǎn)生模塊輸出光積分區(qū)域行轉(zhuǎn)移所需的12 kHz 占空比為50%的三相時鐘信號V1、V2、V3;VHS信號產(chǎn)生模塊輸出12 kHz占空比小于5%的移位時鐘信號VHS1、VHS2、VHS3;H信號產(chǎn)生模塊輸出水平移位讀出區(qū)域所需的20 MHz占空比50%的四相時鐘信號H1、H2、H3、H4,以及FOG讀出時鐘信號和RG復(fù)位脈沖信號。

3.2 時序仿真結(jié)果

時序設(shè)計(jì)采用Altera公司的Quartus Ⅱ作為開發(fā)平臺，EP3C25Q240為硬件平臺?？偟臅r序仿真結(jié)果如圖5所示，結(jié)果表明所有仿真信號滿足2.2節(jié)中的信號要求；圖6為FPGA上測得V1、V2的相位關(guān)系，圖7為FPGA上測得H1、H2相位關(guān)系，結(jié)果表明相位關(guān)系正確，能夠保證每個時刻至少有一個高電平和一個低電平，保證像元電荷的正常讀出。

4 結(jié)語

時序在硬件電路中成功驅(qū)動了TDICCD8091工作，驗(yàn)證了軟硬件的正確性和準(zhǔn)確性。程序設(shè)計(jì)利用同步時鐘控制全局電路的思想，避免競爭與冒險(xiǎn)，提高了程序的可靠性；采用模塊化設(shè)計(jì)思想提高程序的可重用性、可測試性、可讀性及可維護(hù)性；狀態(tài)機(jī)的設(shè)計(jì)方法提高了程序運(yùn)行的穩(wěn)定性。