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paramter和localparam有什么區(qū)別?

FPGA學習交流 ? 來源:互聯(lián)網(wǎng) ? 作者:佚名 ? 2018-05-18 11:05 ? 次閱讀

這是一個Verilog中有爭議的問題,即Parameter即作為常數(shù),也作為參數(shù)使用是否合理合法的問題。在IEEE 2005標準之前,Verilog就是這樣做的。但常數(shù)不僅需要安全的封裝,而且還涉及知識產(chǎn)權(IP),常數(shù)參數(shù)不區(qū)分帶來很多質疑,隨這EDA規(guī)模發(fā)展,IP意識加強,常數(shù)更需要安全,因此IEEE在2005之后,加入localpara保留字,用于定義常數(shù)。常數(shù)用于定義當前工程和文件中那些固定不變的變量。而參數(shù)則是可以用作LPM交換的數(shù)值,類似于C語言中的形式參數(shù)。Verilog中的代碼模型被重復引用時,使用LPM可以根據(jù)現(xiàn)場需要,修改這些參數(shù)進行定制。顯然常數(shù)是不需要被傳遞出去,不需要也不允許被現(xiàn)場定制的。在2005版Verilog之前,常數(shù)參數(shù)不分的情況下,重用代碼的使用者和重用代碼的設計者可能不是同一個人(或團隊),這樣,很容易造成不明內部細節(jié)的使用者,不經(jīng)意的修改常數(shù),使得原本穩(wěn)定的系統(tǒng)出問題,并反饋給該重用代碼的設計者。另外一種情況,或更嚴峻的情況是,IP核的復雜性和成本都在增加。保護IP的意識在爭強,而攻擊破解IP的人和團隊也開始出現(xiàn)。這就使得IP作者必須保護自己的代碼,常數(shù)如果作為參數(shù)傳遞出去,是一個非常重要的攻擊漏洞,當然要補上。因此,從現(xiàn)在開始,我們要將常數(shù)封裝好,保護好自己的代碼。

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