半導(dǎo)體行業(yè)正以前所未有的速度發(fā)展，這主要受到人工智能（AI）、5G網(wǎng)絡(luò)、電動(dòng)汽車（EV）、工業(yè)自動(dòng)化、消費(fèi)電子和醫(yī)療電子等領(lǐng)域?qū)舛穗娮赢a(chǎn)品需求的推動(dòng)。為了保持領(lǐng)先地位，設(shè)計(jì)人員不斷挑戰(zhàn)芯片設(shè)計(jì)的極限，力求實(shí)現(xiàn)更小、更節(jié)能和更高性能的解決方案。在電動(dòng)汽車、由AI驅(qū)動(dòng)的數(shù)據(jù)中心、醫(yī)療設(shè)備和制造業(yè)等行業(yè)中，芯片性能的微小提升都可能轉(zhuǎn)化為顯著的競(jìng)爭(zhēng)優(yōu)勢(shì)。

功耗、性能和面積

隨著技術(shù)的進(jìn)步，對(duì)更緊湊、更強(qiáng)大的半導(dǎo)體解決方案的需求也與日俱增。 設(shè)計(jì)人員必須平衡幾個(gè)關(guān)鍵因素，包括性能、功耗和尺寸，統(tǒng)稱為 PPA（功耗、性能和面積）指標(biāo)。 這一指標(biāo)在選擇半導(dǎo)體元件和工藝技術(shù)以滿足不斷變化的市場(chǎng)需求方面起著關(guān)鍵作用。 作為一個(gè)純數(shù)字，PPA 指標(biāo)（FoM）通常表示為：

此外，PPA 指標(biāo)也可以用三角形圖（2D）或金字塔圖（3D）來表示。

圖1. PPA三角形作為工藝技術(shù)評(píng)估指標(biāo)示意圖

低功耗、高性能（或最小分辨率，以 mV/LSB 表示）以及更小的硅片面積通常被用來衡量電路或工藝技術(shù)的競(jìng)爭(zhēng)力。在電路設(shè)計(jì)過程中，這三個(gè)變量通常需要相互權(quán)衡，其中一個(gè)變量的改進(jìn)往往會(huì)對(duì)另一個(gè)變量產(chǎn)生負(fù)面影響。 問題是，以 PPA 作為衡量標(biāo)準(zhǔn)，采用下一代工藝技術(shù)能在模擬電路中可以實(shí)現(xiàn)哪些整體改進(jìn)？

Treo 平臺(tái)的技術(shù)飛躍：65 nm BCD 與 180 nm CMOS 的對(duì)比

為了應(yīng)對(duì)這些挑戰(zhàn)， 安森美（onsemi）推出了 Treo 平臺(tái)，這是一款尖端的半導(dǎo)體技術(shù)平臺(tái)，旨在支持下一代模擬和混合信號(hào)產(chǎn)品。Treo 基于 BCD（Bipolar-CMOS-DMOS）技術(shù)構(gòu)建，與現(xiàn)有的 BCD 平臺(tái)不同，Treo 提供了業(yè)界領(lǐng)先的 1V 至 90V 電壓范圍，實(shí)現(xiàn)了卓越的集成度、更低的功耗和領(lǐng)先行業(yè)的效率。與較早的 180nm CMOS 技術(shù)相比，通過利用 65nm 工藝技術(shù)，安森美顯著提升了半導(dǎo)體設(shè)計(jì)能力。

圖 2：Treo 平臺(tái)大幅縮小了尺寸

Treo 平臺(tái)的 65nm BCD 技術(shù)具有多項(xiàng)關(guān)鍵優(yōu)勢(shì)，包括：

能效提升： 柵極氧化層厚度的減少降低了電源電壓（2.5V 對(duì) 3.3V 或 5.0V），從而可節(jié)省高達(dá) 25% 或 50% 的功耗。 實(shí)際的功耗降低可能因電流消耗減少而有所不同，甚至可能超過這一數(shù)值。

縮小尺寸： 從 180 nm縮小到 65 nm工藝技術(shù)，可顯著減少低壓模擬電路的面積。

性能提升： 通過改進(jìn)晶體管匹配和縮小幾何尺寸，基于 Treo 的解決方案在相同的功耗下實(shí)現(xiàn)了更高的精度和更大的帶寬。

無縫高壓集成： Treo 可將高壓元件嵌入芯片本身，從而無需外部電源模塊，簡(jiǎn)化了設(shè)計(jì)復(fù)雜性。

案例研究： Treo 在運(yùn)算放大器電路中的優(yōu)勢(shì)

為了展示Treo平臺(tái)的優(yōu)勢(shì)，安森美對(duì)采用180nm CMOS工藝設(shè)計(jì)的兩級(jí)米勒運(yùn)算放大器與其移植到Treo 65nm BCD平臺(tái)的版本進(jìn)行了直接對(duì)比。

為確保性能相當(dāng)，移植過程中仔細(xì)處理了失調(diào)電壓、帶寬、相對(duì)輸入共模范圍等關(guān)鍵參數(shù)。流片后對(duì)兩種電路進(jìn)行特性測(cè)試，最終驗(yàn)證了移植至Treo工藝帶來的性能提升。

結(jié)果清楚地表明，在 Treo 平臺(tái)上開發(fā)的設(shè)計(jì)具有顯著優(yōu)勢(shì)：

功耗： 降低了 2.2 倍，這意味著新設(shè)計(jì)的功耗不到舊設(shè)計(jì)的一半。

芯片面積： 減少 43.1%，硅片使用率提高 2.32 倍。

整體 PPA 品質(zhì)因數(shù) (FoM)： 基于 Treo 的設(shè)計(jì)性能是 180nm 版本的 5.1 倍。

圖 3：用于運(yùn)算放大器比較的 PPA 三角形 (綠色為180nm，橙色為BCD65）

這些改進(jìn)不僅提高了效率，還使設(shè)計(jì)人員能夠在更小的器件中集成更多的功能和性能，從而使下一代半導(dǎo)體產(chǎn)品更具競(jìng)爭(zhēng)力和成本效益。

結(jié)語

半導(dǎo)體行業(yè)正處于一個(gè)關(guān)鍵轉(zhuǎn)折點(diǎn)，對(duì)更高效率、更小尺寸和更優(yōu)性能的需求不斷增長(zhǎng)。安森美的Treo平臺(tái)憑借其先進(jìn)的65nm BCD技術(shù)，代表了這一領(lǐng)域的重大飛躍，與傳統(tǒng)的模擬和混合信號(hào)解決方案相比具有顯著優(yōu)勢(shì)。

在強(qiáng)大供應(yīng)鏈和尖端制造技術(shù)的支持下，Treo平臺(tái)將重新定義半導(dǎo)體行業(yè)的格局，提供高效節(jié)能且高性能的芯片，推動(dòng)下一波技術(shù)創(chuàng)新。無論是在人工智能、汽車、醫(yī)療還是工業(yè)應(yīng)用領(lǐng)域，Treo正在為一個(gè)更智能、更互聯(lián)的世界鋪平道路。

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