概述
AD6642是一款11位、200 MSPS、雙通道中頻(IF)接收機(jī)，專(zhuān)門(mén)針對(duì)要求高動(dòng)態(tài)范圍性能、低功耗和小尺寸的電信應(yīng)用中支持多通道系統(tǒng)而設(shè)計(jì)。

該器件包括兩個(gè)高性能模數(shù)轉(zhuǎn)換器(ADC)和噪聲整形再量化器(NSR)數(shù)字模塊。各ADC采用多級(jí)、差分流水線架構(gòu)，并集成了輸出糾錯(cuò)邏輯。ADC差分流水線的第一級(jí)包含一個(gè)寬帶寬開(kāi)關(guān)電容采樣網(wǎng)絡(luò)。集成基準(zhǔn)電壓源可簡(jiǎn)化設(shè)計(jì)。占空比穩(wěn)定器(DCS)補(bǔ)償ADC時(shí)鐘占空比的波動(dòng)，使轉(zhuǎn)換器保持出色的性能。
數(shù)據(jù)表：*附件：AD6642雙通道中頻接收機(jī)技術(shù)手冊(cè).pdf

各ADC的輸出內(nèi)部連接到NSR模塊。集成NSR電路能夠提高奈奎斯特帶寬內(nèi)較小頻段的信噪比(SNR)性能。該器件支持兩種不同的輸出模式，通過(guò)外部MODE引腳或SPI可以選擇輸出模式。

如果使能NSR特性，則在處理ADC的輸出時(shí)，AD6642可以在有限的部分奈奎斯特帶寬內(nèi)實(shí)現(xiàn)更高的SNR性能，同時(shí)保持11位輸出分辨率?？梢詫?duì)NSR模塊進(jìn)行編程，以提供采樣時(shí)鐘22%或33%的帶寬。例如，當(dāng)采樣時(shí)鐘速率為185 MSPS時(shí)，在22%模式下，AD6642可以在40 MHz帶寬內(nèi)實(shí)現(xiàn)最高75.5 dBFS的SNR； 在33%模式下，它可以在60 MHz帶寬內(nèi)實(shí)現(xiàn)最高73.7 dBFS的SNR。

如果禁用NSR模塊，則ADC數(shù)據(jù)直接以11位的分辨率提供給輸出端。這種工作模式下，AD6642能夠在整個(gè)奈奎斯特帶寬內(nèi)實(shí)現(xiàn)最高66.5 dBFS的SNR。因此，AD6642可以用于電信應(yīng)用，例如要求更寬帶寬的數(shù)字預(yù)失真觀測(cè)路徑。

經(jīng)過(guò)數(shù)字信號(hào)處理后，多路復(fù)用輸出數(shù)據(jù)路由至兩個(gè)11位輸出端口，最大數(shù)據(jù)速率為400 Mbps (DDR)。這些輸出設(shè)置為1.8 V LVDS，支持ANSI-644電平。AD6642接收機(jī)能夠?qū)軐挼闹蓄l頻譜進(jìn)行數(shù)字化處理。各接收機(jī)設(shè)計(jì)用于同步接收不同的天線。該IF采樣架構(gòu)與傳統(tǒng)的模擬技術(shù)或較低集成度的數(shù)字方法相比，能大幅度降低器件的成本和復(fù)雜度。

靈活的關(guān)斷選項(xiàng)可以明顯降低功耗。器件設(shè)置與控制的編程利用三線式SPI兼容型串行接口來(lái)完成；該接口提供多種工作模式，支持電路板級(jí)系統(tǒng)測(cè)試。AD6642采用144引腳無(wú)鉛10 mm × 10 mm芯片級(jí)球柵陣列(CSP_BGA)封裝，符合RoHS標(biāo)準(zhǔn)，額定溫度范圍為?40°C至+85°C工業(yè)溫度范圍。

應(yīng)用

• 通信
• 分集無(wú)線電和智能天線(MIMO)系統(tǒng)
• 多模式數(shù)字接收器(3G)
• WCDMA、LTE、CDMA2000
• WiMAX、TD-SCDMA
• I/Q解調(diào)系統(tǒng)
• 通用軟件無(wú)線電

特性

• 每個(gè)通道11位、200 MSPS輸出數(shù)據(jù)速率
• 集成噪聲整形再量化器(NSR)
• 使能NSR時(shí)的性能
  SNR：75.5 dBFS（40 MHz帶寬，最高70 MHz，185 MSPS）
  SNR: 73.7 dBFS（60 MHz帶寬，最高70 MHz，185 MSPS）
• 禁用NSR時(shí)的性能
  SNR：66.5 dBFS（最高70 MHz，185 MSPS）
  SFDR: 83 dBc（最高70 MHz，185 MSPS）
• 低功耗：0.62 W (185 MSPS)
• 1.8 V模擬電源供電
• 1.8 V LVDS（ANSI-644電平）輸出
• 1至8整數(shù)時(shí)鐘分頻器
• ADC內(nèi)部基準(zhǔn)電壓源
• 模擬輸入范圍：1.75 V p-p（可編程至2 V p-p）
• 差分模擬輸入、800 MHz帶寬

框圖

時(shí)序圖

引腳配置描述

典型性能特征

工作原理

ADC架構(gòu)

AD6642架構(gòu)由雙前端采樣保持電路組成，其后連接流水線開(kāi)關(guān)電容ADC。每個(gè)階段的量化輸出先進(jìn)行合并，再得到最終的14位數(shù)字校正邏輯結(jié)果?；蛘?，這14位結(jié)果在送入數(shù)字校正邏輯之前，可先通過(guò)噪聲整形量化器（NSR）模塊進(jìn)行處理。

流水線架構(gòu)使第一級(jí)能夠基于新的輸入樣本運(yùn)行，并讓其余各級(jí)對(duì)前一個(gè)樣本進(jìn)行處理，在時(shí)鐘上升沿進(jìn)行采樣。

流水線的每一級(jí)（最后一級(jí)除外）均由一個(gè)低分辨率閃存ADC、一個(gè)數(shù)模轉(zhuǎn)換器（DAC）以及一個(gè)積分誤差放大器（MDAC）組成。MDAC對(duì)DAC輸出與下一級(jí)流水線中閃存輸入的差值進(jìn)行放大。每一級(jí)中都有一位冗余，用于校正閃存誤差。最后一級(jí)僅由一個(gè)閃存ADC組成。

每個(gè)通道的輸入級(jí)包含一個(gè)差分采樣電路，可實(shí)現(xiàn)交流耦合或單端模式。輸出數(shù)據(jù)鎖存模塊會(huì)阻塞數(shù)據(jù)、校正誤差，并將數(shù)據(jù)輸出到外部緩沖器。輸出緩沖器由獨(dú)立電源供電，在掉電期間，輸出緩沖器進(jìn)入高阻態(tài)。

AD6642雙中頻接收器可同時(shí)對(duì)兩個(gè)通道進(jìn)行數(shù)字化處理，適用于通信系統(tǒng)中多樣性接收和數(shù)字預(yù)失真（DPD）觀測(cè)路徑。

它具備同步功能，可實(shí)現(xiàn)多個(gè)通道或多個(gè)器件之間的定時(shí)同步。通過(guò)一個(gè)三線制、SPI兼容的串行接口對(duì)AD6642進(jìn)行編程和控制。

模擬輸入注意事項(xiàng)

AD6642的模擬輸入采用差分開(kāi)關(guān)電容電路，針對(duì)差分輸入信號(hào)處理進(jìn)行了優(yōu)化。

時(shí)鐘信號(hào)交替切換輸入電路，使其在采樣模式和保持模式間轉(zhuǎn)換（見(jiàn)圖29）。處于采樣模式時(shí)，信號(hào)源必須能夠在半個(gè)時(shí)鐘周期內(nèi)完成對(duì)采樣電容的充電以及設(shè)置。

每個(gè)輸入端串聯(lián)一個(gè)小電阻，有助于降低驅(qū)動(dòng)源輸出級(jí)所需的峰值瞬態(tài)電流。可在輸入端之間并聯(lián)一個(gè)旁路電容，為動(dòng)態(tài)充電電流提供通路。這種無(wú)源網(wǎng)絡(luò)會(huì)在ADC輸入端形成一個(gè)低通濾波器，因此，具體數(shù)值取決于應(yīng)用場(chǎng)景。

為實(shí)現(xiàn)最佳動(dòng)態(tài)性能，需匹配驅(qū)動(dòng)VIN+和VIN - 引腳的源阻抗。

內(nèi)部差分基準(zhǔn)緩沖器會(huì)產(chǎn)生正電壓和負(fù)電壓，用于定義ADC內(nèi)核的輸入范圍。ADC內(nèi)核的范圍由該緩沖器設(shè)置為2 × VREF 。

輸入共模

AD6642的模擬輸入內(nèi)部無(wú)直流偏置。在交流耦合應(yīng)用中，用戶必須從外部提供此偏置。將器件設(shè)置為VCM = 0.5 × AVDD（或0.9 V）可實(shí)現(xiàn)最佳性能。

芯片設(shè)計(jì)中集成了片上共模電壓基準(zhǔn)，可通過(guò)VCMx引腳獲取。建議使用VCM輸出來(lái)設(shè)置輸入共模。

模擬輸入的最佳共模電壓由VCMx引腳電壓（通常為0.5 × AVDD）設(shè)定。VCMx引腳必須通過(guò)0.1 μF電容接地。