Serder速率從56G向112G甚至224G演進(jìn),銅纜傳輸速率也將向224Gbps發(fā)展，目前以太網(wǎng)速率已從1Gbps提升至800Gbps，未來(lái)將向1.6Tbps方向發(fā)展。Serder速率和以太網(wǎng)速率究竟什么關(guān)系？為何提到高速銅纜有說(shuō)224G，也有說(shuō)800Gbps,今天我們給各位說(shuō)說(shuō)看。

以太網(wǎng)速率標(biāo)準(zhǔn)演進(jìn)趨勢(shì)

Serder速率與以太網(wǎng)速率的關(guān)系可通過(guò)以下分析進(jìn)行說(shuō)明

SerDes 全稱是 Serializer（串行器）/Deserializer（解串器），是一種主流的時(shí)分多路復(fù)用（TDM）、點(diǎn)對(duì)點(diǎn)（P2P）的串行通信技術(shù)。在發(fā)送端，它將多路低速并行信號(hào)轉(zhuǎn)換成高速串行信號(hào)，通過(guò)光纜或銅線等傳輸媒體傳輸，到達(dá)接收端后，再把高速串行信號(hào)重新轉(zhuǎn)換成低速并行信號(hào)。

在 SerDes 流行之前，芯片之間大多依靠系統(tǒng)同步或源同步并行接口傳輸數(shù)據(jù)。但隨著技術(shù)發(fā)展，傳統(tǒng)并行接口弊端盡顯。一方面，并行接口需要大量的連接線，，引腳數(shù)目多，布線復(fù)雜，不僅占用大量電路板空間，還極易引發(fā)布線沖突。而且，并行數(shù)據(jù)傳輸時(shí)，每個(gè) bit 的傳播延時(shí)難以保證一致，時(shí)鐘到達(dá)不同芯片的延時(shí)也不同，這些因素大大限制了數(shù)據(jù)傳輸速度的提升，同步開關(guān)噪聲（SSN）問(wèn)題更是成為提高傳輸帶寬的瓶頸。

相較而言，SerDes 技術(shù)優(yōu)勢(shì)突出。它充分利用通信信道容量，極大減少了所需的傳輸信道和器件引腳數(shù)目，使得信號(hào)傳輸速度顯著提升，通信成本大幅降低。以常見的 DDR3 - 1600 為例，16bits 位寬的線速率為 1.6Gbps * 16 = 25Gbps，卻需要 50 個(gè)引腳；而一個(gè) SerDes 通道僅使用 4 個(gè)引腳（Tx + /- ，Rx + /- ），目前的 FPGA 就能做到高達(dá) 28Gbps 的傳輸速率。同時(shí)，SerDes 采用差分傳輸方式，抗噪聲、抗干擾能力強(qiáng)，能有效降低開關(guān)噪聲，并且具備強(qiáng)大的擴(kuò)展能力，功耗和封裝成本也更低。

SerDes 技術(shù)的結(jié)構(gòu)剖析

速率演進(jìn)關(guān)系

Serder是高速銅纜傳輸技術(shù)中的關(guān)鍵組件，其速率從56Gbps演進(jìn)至112Gbps，甚至更高（如224Gbps）以匹配以太網(wǎng)速率的提升。目前以太網(wǎng)速率已從1Gbps提升至800Gbps，未來(lái)將向1.6Tbps方向發(fā)展。例如：

800G以太網(wǎng)對(duì)應(yīng)Serder速率112Gbps（800/56=1.43，近似為2倍提升）；

若未來(lái)達(dá)到224Gbps以太網(wǎng)，Serder速率需提升至224Gbps（224/56=4倍提升）。

在通信系統(tǒng)中，SerDes（Serializer/Deserializer）速率和以太網(wǎng)數(shù)據(jù)速率之間的關(guān)系取決于具體實(shí)現(xiàn)和協(xié)議標(biāo)準(zhǔn)。以下是兩者的關(guān)鍵概念及典型對(duì)應(yīng)關(guān)系：

SerDes速率基本定義：

SerDes是一種將并行數(shù)據(jù)轉(zhuǎn)換為高速串行信號(hào)的接口技術(shù)，其速率通常指單條串行通道的線速率（單位：Gbps）。例如，一個(gè)10 Gbps的SerDes通道每秒傳輸10Gbit的原始串行數(shù)據(jù)。

以太網(wǎng)數(shù)據(jù)速率定義：

以太網(wǎng)標(biāo)準(zhǔn)定義的速率是有效數(shù)據(jù)吞吐量單位：Mbps/Gbps），即MAC層可用的實(shí)際數(shù)據(jù)速率，不包括物理層編碼開銷（如前導(dǎo)碼、幀間隔等）。

速率對(duì)應(yīng)關(guān)系

以太網(wǎng)的實(shí)際線速率需考慮編碼開銷（如8B/10B、64B/66B等），因此SerDes速率通常高于以太網(wǎng)標(biāo)稱速率。常見對(duì)應(yīng)關(guān)系如下：

關(guān)鍵點(diǎn)：

編碼開銷會(huì)導(dǎo)致SerDes速率高于以太網(wǎng)標(biāo)稱速率（如1GbE需要1.25 Gbps的SerDes）。

高速以太網(wǎng)（如100GbE）通常通過(guò)多通道SerDes實(shí)現(xiàn)（如4×25 Gbps或10×10 Gbps）。

示例說(shuō)明

10GbE與SerDes：

標(biāo)稱10 Gbps的以太網(wǎng)，因64B/66B編碼（開銷約3%），實(shí)際需要SerDes運(yùn)行在10.3125 Gbps。

100GbE與4×25G SerDes：

通過(guò)4條25.78125 Gbps的SerDes通道實(shí)現(xiàn)100 Gbps的有效數(shù)據(jù)速率。

SerDes速率需根據(jù)以太網(wǎng)標(biāo)準(zhǔn)的編碼方案和通道數(shù)量調(diào)整，通常滿足：

理解這一關(guān)系對(duì)高速接口設(shè)計(jì)（如FPGA或ASIC中的PHY配置）至關(guān)重要。