概述
LTC 6951 是一款具一個全集成型 VCO 的高性能、低噪聲鎖相環 (PLL)。低噪聲 VCO 未使用外部組件，并且在沒有外部系統支持的情況下在內部校準至正確的輸出頻率。

時鐘發生部分提供了 5 個基于 VCO 前置分頻器信號的輸出，并具有用于每個輸出的個別分頻器。四個輸出具有非常低噪聲、低偏斜 CML 邏輯信號。第五個輸出是低噪聲 LVDS。所有的輸出可實現同步并采用可編程延遲設定至精準的相位對齊。

如果任何期望的輸出頻率位于 2.5GHz 至 2.7GHz、1.66GHz 至 1.8GHz、或 1.25GHz 至 1.35GHz 的范圍內，那么選擇 LTC6951-1。對于所有其他的頻率則選擇 LTC6951。
數據表：*附件：LTC6951具集成型VCO的超低抖動、多輸出時鐘合成器技術手冊.pdf

應用

• 高性能數據轉換器計時
• 無線基礎設施
• 測試和測量

特性

• 集成VCO的低噪聲整數N分頻PLL
• 輸出抖動
  • 90fs RMS（12kHz至20MHz）
  • 115fs RMS（ADC SNR方法）
• 本底噪聲 = –165dBc/Hz (250MHz)
• EZSync ^?^ 、ParallelSync ^?^ 多芯片同步
• 用于JESD204B/JESD204C的SYSREF產生，子類1
• 輸出頻率范圍：
  • 1.95MHz至2.5GHz（LTC6951）
  • 2.1MHz至2.7GHz（LTC6951-1）
• 歸一化帶內相位本底噪聲：–229dBc/Hz
• 歸一化帶內1/f噪聲：–277dBc/Hz
• 五個獨立的、低噪聲輸出
• 基準輸入頻率高達425MHz
• LTC6951Wizard ^?^ 軟件設計工具支持
• 工作結溫范圍：-40°C至105°C

典型應用

引腳配置

電特性

框圖

時序圖

工作原理

LTC6951 是一款高性能整數 N 型鎖相環（PLL），配備低噪聲壓控振蕩器（VCO）。其多輸出時鐘發生器集成了凌力爾特公司（Linear Technology）專有的 EZSync 和 ParallelSync 技術，可實現跨多個輸出和多個芯片的同步。通過結合其極低的帶內相位噪聲和出色的 VCO 噪聲特性，該器件能夠實現卓越的集成抖動性能。

參考輸入緩沖器

鎖相環的參考頻率以差分方式施加到引腳 REF? 和 REF? 上。這些高阻抗輸入是自偏置的，必須通過 1μF 電容進行交流耦合（簡化示意圖見圖 1）?；蛘撸赏ㄟ^將 REF? 引腳旁路到地，并在 REF? 引腳施加參考頻率來實現單端輸入。如果單端信號大于 2.7V???，則使用 470pF 電容作為接地旁路。

必須向 REF? 輸入引腳施加高質量信號，因為它們為整個鎖相環提供參考頻率基準。為實現器件的帶內相位噪聲性能，需向 50Ω 輸入施加至少 6dBm 的方波信號，或施加至少 0.5V??? 且斜率至少為 20V/μs 的方波信號。圖 2 展示了針對不同參考類型的推薦接口。

通過串行端口寄存器可提供其他選項，以進一步優化應用。FILT 位控制參考輸入緩沖器的低通濾波器，應根據 fREF 設置該位，以限制參考信號噪聲。只有在 FILT 位設置正確的情況下，才能達到 LNORM 歸一化帶內相位噪聲基準。表 1 給出了推薦設置。方波輸入應設置為“0”。

參考對齊輸出（RAO）

RAO 位（寄存器 h03）控制鎖相環（PLL）的基本配置。圖 3 為 PLL 環路圖，當 RAO 位設置為 “0” 時，五個輸出中的所有相位都將同步，并可相對于彼此進行延遲，但不會與參考輸入對齊。

如圖 4 所示，需要在單個基礎上或跨多個 LTC6951 將輸出與參考輸入對齊的系統，可將 RAO 位設置為 “1”，以實現整個 PLL 配置。此時，P 分頻器和 M0 分頻器成為整體 PLL 反饋元件的一部分。表 4 詳細說明了在 PLL 反饋元件與 RAO 位設置不同的情況下，P 分頻器和 M0 分頻器的差異。只有當 N 分頻器輸出的上升沿與 R 分頻器輸出的上升沿一致時，輸出才會與參考時鐘對齊。

當 RAO 設置為 “1” 時，SR 位和 SN 位將被激活，除了能夠將輸出與已知且可重復的參考輸入延遲對齊外，還能為輸出提供已知且可重復的延遲。圖 5 展示了 SR 位的工作原理，圖 11 展示了 SN 位的工作原理。表 5 簡要描述了芯片同步功能。有關多芯片同步示例，請參見 “并行同步多芯片” 信息部分，了解編程示例和輸出定時圖。