女人自慰AV免费观看内涵网,日韩国产剧情在线观看网址,神马电影网特片网,最新一级电影欧美,在线观看亚洲欧美日韩,黄色视频在线播放免费观看,ABO涨奶期羡澄,第一导航fulione,美女主播操b

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

使用普通的多路復(fù)用器進(jìn)行切換時(shí)鐘會(huì)發(fā)生什么?

冬至子 ? 來源:IC設(shè)計(jì)er ? 作者:Fantasy ? 2023-09-20 10:53 ? 次閱讀

在現(xiàn)代芯片中,芯片運(yùn)行時(shí)有必要在兩個(gè)不同的時(shí)鐘之間切換。如果我們使用普通的多路復(fù)用器進(jìn)行切換時(shí)鐘會(huì)發(fā)生什么?多路復(fù)用器有一個(gè)名為 SELECT 的控制信號(hào),該信號(hào)在設(shè)置為“零”時(shí)將 CLK1 傳播到輸出,或者在設(shè)置為“1”時(shí)將 CLK2 傳播到輸出。當(dāng) SELECT 值更改時(shí),由于輸出從當(dāng)前時(shí)鐘源立即切換到下一個(gè)時(shí)鐘源,可能會(huì)引起毛刺。

圖片

圖1普通多路復(fù)用器

verilog代碼:

module clk_select1(
input                                   clk1,
input                                   clk2,
input                                   rst_n,
input                                   sel,
output                                  out_clk 
);
assign out_clk = sel?clk2:clk1;
endmodule

圖片

圖2時(shí)鐘切換的正常多路復(fù)用器實(shí)現(xiàn)的波形(有毛刺)

假如時(shí)鐘由 clk1 切換到 clk2,且切換時(shí)刻為 clk1 輸出電平為高的時(shí)候,此時(shí)立即切換時(shí)鐘就會(huì)導(dǎo)致輸出時(shí)鐘出現(xiàn)毛刺(glitch)。在兩個(gè)時(shí)鐘電平相反的時(shí)候切換時(shí)鐘,肯定有毛刺;電平相同的時(shí)候,即使不產(chǎn)生毛刺,時(shí)鐘切換后的第一個(gè)時(shí)鐘的周期或占空比也不是理想的。所以,為避免毛刺的產(chǎn)生,需要在兩個(gè)時(shí)鐘都為低電平的時(shí)候進(jìn)行時(shí)鐘切換。

時(shí)鐘切換方案的設(shè)計(jì)思路

1.先關(guān)斷當(dāng)前選擇的時(shí)鐘,再新選擇的時(shí)鐘;

2.在時(shí)鐘為低電平的時(shí)鐘進(jìn)行時(shí)鐘切換;

一種典型的時(shí)鐘切換電路如下所示。其中左邊部分存在一個(gè) 互鎖結(jié)構(gòu) ,與SR鎖存器結(jié)構(gòu)類似,不同之處是中間嵌入了2個(gè)下降沿觸發(fā)器,這個(gè)設(shè)計(jì)非常巧妙。 互鎖電路保證了當(dāng)輸出穩(wěn)定后,其兩端的輸出值是互斥的 。插入dff后,電路有了記憶功能, 將互鎖的邏輯用下降沿DFF抓一拍后反饋給另一側(cè),即使當(dāng)目前select發(fā)現(xiàn)變化,只要當(dāng)前選擇的時(shí)鐘下降沿沒有到來時(shí),不會(huì)切換時(shí)鐘,只有當(dāng)select發(fā)生變化,且當(dāng)前選擇的時(shí)鐘下降沿到來后,關(guān)閉當(dāng)前選擇的時(shí)鐘系統(tǒng),等到另一個(gè)時(shí)鐘系統(tǒng)下降沿到來時(shí),切換至另一個(gè)時(shí)鐘系統(tǒng),完成時(shí)鐘無毛刺切換 ,具體如下:

  1. 當(dāng)select穩(wěn)定值為0時(shí),此時(shí)系統(tǒng)選擇的是clk1時(shí)鐘,i_and1=1,flop1_o=1;i_and2=0,flop2_o=0;
  2. 當(dāng)selec由0向1進(jìn)行變化時(shí),i_and1輸出變?yōu)?,但是在clk1下降沿到來前,flop1_0會(huì)穩(wěn)定輸出為1,因此i_and2仍然輸出0,flop2_o保持為0,此時(shí)選擇的是clk1時(shí)鐘;
  3. 當(dāng)clk1下降沿到來時(shí),flop1_0輸出變?yōu)?,關(guān)閉clk1,i_and2的輸出會(huì)變?yōu)?,在clk2下降沿到來前,flop2_o保持為0,此時(shí)系統(tǒng)輸出低電平;
  4. 當(dāng)clk2下降沿到來時(shí),flop2_0輸出變?yōu)?,打開clk2,此時(shí)系統(tǒng)選擇的時(shí)clk2時(shí)鐘;

圖片

圖3無毛刺時(shí)鐘多路復(fù)用器

verilog代碼:

module clk_select2(


input                                   clk1,
input                                   clk2,
input                                   rst_n,
input                                   sel,
output                                  out_clk 
);


reg ff1;
reg ff2;


always @(negedge clk1 or negedge rst_n) begin   
    if(!rst_n) 
        ff1 <= 1'b0;    
       else begin
        ff1 <= ~ff2 & !sel;
      end
    end
always @(negedge clk2 or negedge rst_n) begin
    if(!rst_n) 
        ff2 <= 1'b0;    
    else begin
        ff2 <= ~ff1 & sel;
      end
    end


assign out_clk = (ff1 & clk1) | (ff2 & clk2); 


endmodule

考慮到選擇信號(hào)有可能是異步信號(hào),需要在時(shí)鐘選擇信號(hào)的緩存觸發(fā)器之前加兩級(jí)觸發(fā)器進(jìn)行同步處理,來減少亞穩(wěn)態(tài)的傳播,結(jié)構(gòu)圖如下。該時(shí)鐘切換電路更具有普遍性。

圖片

圖4無毛刺時(shí)鐘多路復(fù)用器(使用雙同步器)

verilog代碼:

module clk_select3(


input                                   clk1,
input                                   clk2,
input                                   rst_n,
input                                   sel,
output                                  out_clk 
);


reg ff1,ff1_d;
reg ff2,ff2_d;


always @(negedge clk1 or negedge rst_n) begin
    if(!rst_n)  
        {ff1,ff1_d} <= 2'b00;
    else begin
        ff1_d <= ~ff2 & !sel;
        ff1 <= ff1_d;
      end
    end
always @(negedge clk2 or negedge rst_n) begin
    if(!rst_n) {ff2,ff2_d} <= 2'b00;    
    else begin
        ff2_d <= ~ff1 & sel;
        ff2 <= ff2_d;        
      end
    end


assign out_clk = (ff1 & clk1) | (ff2 & clk2); 




endmodule
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • 時(shí)鐘
    +關(guān)注

    關(guān)注

    11

    文章

    1884

    瀏覽量

    132856
  • 鎖存器
    +關(guān)注

    關(guān)注

    8

    文章

    922

    瀏覽量

    42134
  • 多路復(fù)用器
    +關(guān)注

    關(guān)注

    9

    文章

    909

    瀏覽量

    65875
  • 觸發(fā)器
    +關(guān)注

    關(guān)注

    14

    文章

    2032

    瀏覽量

    61891
  • CLK
    CLK
    +關(guān)注

    關(guān)注

    0

    文章

    127

    瀏覽量

    17523
  • 時(shí)鐘切換電路
    +關(guān)注

    關(guān)注

    0

    文章

    7

    瀏覽量

    5843
收藏 人收藏

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    關(guān)于如何讓多路復(fù)用器變得簡(jiǎn)單

    和溫度相關(guān)變化可能導(dǎo)致信號(hào)失真。多路復(fù)用器的電容和電阻一起可限制信號(hào)帶寬。當(dāng)多路復(fù)用器切換通道并影響輸出處的穩(wěn)定時(shí)間時(shí),電荷注入可能引起瞬態(tài)誤差。 為了優(yōu)化信號(hào)鏈性能,理解這些示例及多路復(fù)用器
    的頭像 發(fā)表于 07-10 09:36 ?1.4w次閱讀
    關(guān)于如何讓<b class='flag-5'>多路復(fù)用器</b>變得簡(jiǎn)單

    AD8174緩沖模擬多路復(fù)用器

    AD8174-EB,用于視頻路由和多路復(fù)用系統(tǒng)的單路4:1模擬多路復(fù)用器評(píng)估板。 AD8174評(píng)估板經(jīng)過精心布局和測(cè)試,可演示器件的指定高速性能
    發(fā)表于 06-17 09:58

    你真的了解的模擬多路復(fù)用器和開關(guān)的原理和應(yīng)用嗎?

    多路復(fù)用器和開關(guān)的原理是什么?如何設(shè)計(jì)出模擬多路復(fù)用器和開關(guān)解決方案
    發(fā)表于 03-11 07:46

    電源多路復(fù)用器是什么

    電源復(fù)用器電源多路復(fù)用器(Power MUX)是一組電子開關(guān),用于選擇兩個(gè)或更多輸入功率路徑并轉(zhuǎn)換到單個(gè)輸出。目的旨在靈活地在不同類型的輸入電源(桶式插孔,USB電纜,無線充電)之間進(jìn)行選擇的系統(tǒng)
    發(fā)表于 10-29 09:16

    組合邏輯基礎(chǔ)之多路復(fù)用器設(shè)計(jì)

    1、組合邏輯基礎(chǔ)之多路復(fù)用器設(shè)計(jì)多路復(fù)用器也叫數(shù)據(jù)選擇器,如下圖所示,是根據(jù)選擇信號(hào)Sel的值從多個(gè)數(shù)據(jù)輸入中選擇其中一個(gè)進(jìn)行輸出,是數(shù)字系統(tǒng)中應(yīng)用非常廣泛的一種邏輯電路。如下是一個(gè)典型的四選一
    發(fā)表于 08-04 17:06

    模擬開關(guān)和多路復(fù)用器的基礎(chǔ)參數(shù)

    作者:現(xiàn)場(chǎng)應(yīng)用工程師 蘇智超 Rock Su 在測(cè)試測(cè)量相關(guān)應(yīng)用中,模擬開關(guān)和多路復(fù)用器有著非常廣泛的應(yīng)用,例如運(yùn)放的增益調(diào)節(jié)、ADC分時(shí)采集多路傳感器信號(hào)等等。雖然它的功能很簡(jiǎn)單,但是仍然有很多
    發(fā)表于 11-08 07:02

    多路復(fù)用器的運(yùn)算放大器切換到新設(shè)置需要多長(zhǎng)時(shí)間?

    各種 STM32 產(chǎn)品都有前面有多路復(fù)用器的運(yùn)算放大器。例如:STM32G4、STM32F3、STM32H7 系列等。如果我使用控制狀態(tài)寄存器(OPAMPx_CSR::VP_SEL 或 VN_SEL)更改多路復(fù)用器輸入設(shè)置,多路復(fù)用器
    發(fā)表于 12-08 07:57

    復(fù)用器多路復(fù)用

    復(fù)用器多路復(fù)用  多路復(fù)用
    發(fā)表于 01-07 14:27 ?1247次閱讀

    cd4052b模擬多路復(fù)用器

    具有邏輯電平轉(zhuǎn)換功能的 CMOS 差動(dòng) 4 通道模擬多路復(fù)用器/多路復(fù)用器
    發(fā)表于 11-30 18:27 ?0次下載

    多路復(fù)用器:并非那么簡(jiǎn)單

    和溫度相關(guān)變化可能導(dǎo)致信號(hào)失真。多路復(fù)用器的電容和電阻一起可限制信號(hào)帶寬。當(dāng)多路復(fù)用器切換通道并影響輸出處的穩(wěn)定時(shí)間時(shí),電荷注入可能引起瞬態(tài)誤差。 為了優(yōu)化信號(hào)鏈性能,理解這些示例及多路復(fù)用器
    發(fā)表于 04-18 03:35 ?1290次閱讀

    AD9559/PCBZ 時(shí)鐘多路復(fù)用器參考設(shè)計(jì)

    電子發(fā)燒友網(wǎng)站提供《AD9559/PCBZ 時(shí)鐘多路復(fù)用器參考設(shè)計(jì).pdf》資料免費(fèi)下載
    發(fā)表于 12-31 06:31 ?11次下載

    AD9558/PCBZ 時(shí)鐘多路復(fù)用器參考設(shè)計(jì)

    電子發(fā)燒友網(wǎng)站提供《AD9558/PCBZ 時(shí)鐘多路復(fù)用器參考設(shè)計(jì).pdf》資料免費(fèi)下載
    發(fā)表于 12-31 06:34 ?14次下載

    AD9552/PCBZ 時(shí)鐘多路復(fù)用器參考設(shè)計(jì)

    電子發(fā)燒友網(wǎng)站提供《AD9552/PCBZ 時(shí)鐘多路復(fù)用器參考設(shè)計(jì).pdf》資料免費(fèi)下載
    發(fā)表于 12-31 06:37 ?19次下載

    AD9557/PCBZ 時(shí)鐘多路復(fù)用器參考設(shè)計(jì)

    電子發(fā)燒友網(wǎng)站提供《AD9557/PCBZ 時(shí)鐘多路復(fù)用器參考設(shè)計(jì).pdf》資料免費(fèi)下載
    發(fā)表于 12-31 06:40 ?9次下載

    1-of-8 FET 多路復(fù)用器/解復(fù)用器-CBT3251

    1-of-8 FET 多路復(fù)用器/解復(fù)用器-CBT3251
    發(fā)表于 02-16 21:03 ?0次下載
    1-of-8 FET <b class='flag-5'>多路復(fù)用器</b>/解<b class='flag-5'>復(fù)用器</b>-CBT3251