小編在本節介紹FPGA芯片外圍電路設計規范和配置過程，篇幅比較大，時鐘的設計原則就有17條，伙伴們耐心讀一讀。

a. 時鐘電路的設計選型需要考慮的因素

• 系統運行的時鐘頻率是多少？（可能有多個時鐘）
• 是否有內部的時鐘管理單元可用（通常是有）？它的輸入頻率范圍（需要查看器件手冊進行確認）？
• 盡可能選擇專用的時鐘輸入引腳

圖1 參考晶振設計

b. 時鐘電路PCB layout設計原則

• 時鐘晶振源應該盡可能放在與其連接的FPGA時鐘專用引腳的臨近位置
• 時鐘線盡可能走直線。如果無法避免轉彎走線，使用45度線，盡量避免T型走線和直角走線
• 盡量避免同時在多個信號層走時鐘線
• 時鐘走線盡量不要使用過孔，因為過孔會導致阻抗變化及反射
• 靠近外層的地層能夠最小化噪聲。如果使用內層走時鐘線，要有良好的參考平面，且走帶狀線
• 時鐘信號應該有終端匹配電路，以最小化反射
• 盡可能使用點到點的時鐘走線
• 對于時鐘差分對的走線，必須嚴格按照D>2S規則，以最小化相鄰差分對間的串擾
• 確保差分對在整個走線過程中的線間距恒定
• 確保差分對的走線等長，以最小化偏斜和相移
• 同一網絡走線過程中避免使用多個過孔，以確保阻抗匹配和更低的感抗
• 高頻的時鐘走線盡可能短
• 高頻時鐘或周期性信號盡可能遠離高速差分對以及任何引出的連接器（例如I/O、數據或電源連接器）。
• 應當保證所有走線有持續的地和電源參考平面
• 為了最小化串擾，盡量縮短高頻時鐘或周期性信號與高速信號并行走線的長度。推薦的最小間距是3倍的時鐘信號與最近參考面間距
• 當一個時鐘驅動多個負載時，使用低阻抗傳輸線以確保信號通過傳輸線
• 信號換層時使用回路過孔

c. 復位電路設計原則

• 盡可能使用FPGA的專用時鐘或復位引腳
• 上電復位時間的長短需要做好考量
• 確保系統正常運行過程中復位信號不會誤動作
• 復位信號盡量不要靠近連接器附近，尤其是和面板連接的連接器，避免外部ESD誤觸發復位信號

圖2 復位電路設計

d. 配置電路設計原則

• 配置芯片盡量靠近FPGA
• 考慮配置信號的完整性問題，必要時增加電阻做阻抗匹配
• 相關配置引腳正確的添加上拉或下拉電阻
• 部分配置引腳可以被復用，但是要謹慎使用，以免影響器件的上電配置過程

e. 配置電路框圖

• DC14插座將FPGA器件的JTAG專用引腳TCK、TMS、TDI、TDO引出
• USB下載器連接DC14插座和PC機，實現FPGA器件的在線燒錄或配置芯片（QSPI FLASH）的固化
• FPGA器件的固化代碼可以存儲在QSPI FLASH中，當FPGA器件每次上電時，都會直接從QSPI FLASH中讀取固化代碼并運行

圖3 配置電路框圖

f. 配置電路設計

• MSEL0/MSEL1/MSEL2引腳設定FPGA器件在上電后直接進入QSPI FLASH加載的配置模式，MSEL0/MSEL1/MSEL2分別配置為不同設置對應不同加載方式
• 當JTAG在線配置FPGA時，FPGA器件都會優先運行JTAG最新燒錄的代碼
• INIT_B_0PROGRAM_B_0信號分別上拉到3.3V
• PROGRAM_B_0連接按鍵S1，可以通過這個按鍵使FPGA器件重新加載配置代碼
• DONE_0信號指示當前FPGA的上電加載配置是否完成，通過指示燈D1的亮滅狀態來示意

圖4 配置電路

圖5 JTAG電路框圖

g. 供電電路設計

• VCCO為FPGA的IO接口電壓
• VCCINT為FPGA的核心電壓
• VCCADC為FPGA內部的AD轉換電路的供電電壓
• VCCAUX為FPGA的輔助電壓
• VCCBRAM為FPGA內嵌的塊RAM存儲器的供電電壓
• P2是跳線插座，若連接2.5V，對應Bank的IO電壓可用于LVDS接口電平，若連接3.3V，則對應Bank的IO可作為LVTTL電平使用

h. 供電電路PCB layout設計

• 完整的或分割的電源層都應該就近其對應的地層
• 電源層和地層之間的絕緣層應該盡可能的薄，以增強耦合電容與平面電容（通常取3-4mil）
• 為了最小化電感值，電源引腳應當就近直接連到相應的電源層
• 避免器件的電源引腳與供電源端或電源層之間的走線寬度過窄
• 電源分割線的間距應該在25mil到100mil
• 不同電源引腳不能夠共用一個過孔，即每個電源引腳都應該至少有一個專用的過孔連接到電源層