JTAG電路設(shè)計(jì)規(guī)范:本技術(shù)設(shè)計(jì)規(guī)范根據(jù)國(guó)家標(biāo)準(zhǔn)和原郵電部標(biāo)準(zhǔn)以及國(guó)際標(biāo)準(zhǔn)
IEEE STD 1149.1 系列標(biāo)準(zhǔn)編制而成。

目前，使用的芯片中越來(lái)越多的CPU、EPLD、FPGA、DSP 以及一些專用芯片（如ATM 層
專用芯片）等提供符合IEEE 1149.1 的JTAG 測(cè)試口，但很多設(shè)計(jì)人員不了解JTAG，對(duì)JTAG
口的處理較為隨意。JTAG 電路的設(shè)計(jì)沒有引起設(shè)計(jì)人員足夠的重視，是較易被忽視的一個(gè)
環(huán)節(jié)，這種忽視給產(chǎn)品埋下了不穩(wěn)定的隱患，甚至導(dǎo)致了嚴(yán)重的問題（參見附錄：JTAG 使
用案例），極大地影響了產(chǎn)品的穩(wěn)定和競(jìng)爭(zhēng)力的提高。
本規(guī)范基于統(tǒng)一設(shè)計(jì)人員對(duì)JTAG 電路的認(rèn)識(shí)，盡可能統(tǒng)一公司產(chǎn)品中JTAG 的電路設(shè)計(jì)，
提高產(chǎn)品的可靠性、穩(wěn)定性，增強(qiáng)核心設(shè)計(jì)的競(jìng)爭(zhēng)力。
2、范圍
本規(guī)范適用于產(chǎn)品中所有具有符合IEEE Std 1149.1規(guī)范設(shè)計(jì)的JTAG器件的應(yīng)用設(shè)計(jì)，
可用于指導(dǎo)JTAG的應(yīng)用設(shè)計(jì)、開發(fā)、中試、生產(chǎn)。
3、定義
JTAG：Joint Test Action Group，聯(lián)合測(cè)試行動(dòng)組合；
TAP：Test Access Port，測(cè)試存取通道；
TCK：Test ClocK input ，測(cè)試時(shí)鐘輸入；
TMS：Test Mode Select input，測(cè)試模式輸入，在TCK 的上升沿取樣，具有內(nèi)部上拉；
TDI：Test Data Input，測(cè)試數(shù)據(jù)輸入，在TCK 的上升沿取樣，具有內(nèi)部上拉；
TDO：Test Data Output，測(cè)試數(shù)據(jù)輸出，三態(tài)，TCK 下降沿時(shí)改變并被驅(qū)動(dòng)輸出；
TRST：Test ReSeT input，異步復(fù)位TAP控制器為Test-Logic-Reset狀態(tài)，具有內(nèi)部上
拉，低有效，不能用于初始化芯片內(nèi)系統(tǒng)邏輯。