使用重離子可以形成源/漏擴(kuò)展(SDE)淺結(jié)(見(jiàn)下圖),通常PMOSSDE使用BF；,而NMOSSDE管使用Sb+重離子或As+。

對(duì)于側(cè)壁間隔層的形成，經(jīng)常使用氮化物和氧化物。如下圖所示，CVD沉積的氧化物作為刻蝕停止層，LPCVD氮化物形成側(cè)壁間隔層的主要部分。

下圖顯示了CMOS形成的環(huán)形結(jié)和源/漏結(jié)。環(huán)形注入是一個(gè)大傾角離子注入過(guò)程,通常需要兩次或四次注入過(guò)程，這取決于MOSFET處于一個(gè)方向還是兩個(gè)方向。環(huán)形注入技術(shù)用于防止器件的串通。

為了獲得低的電阻，鈦硅化物的晶粒尺寸必須大于0.2um。當(dāng)柵的寬度小于0.2um時(shí),鈦硅化物的應(yīng)用將受到挑戰(zhàn)。0.18um技術(shù)節(jié)點(diǎn)后，鈷硅化物開(kāi)始取代鈦硅化物應(yīng)用于柵極。由于鈷與空氣或濕氣接觸時(shí)，鈷很容易被氧化形成氧化鈷，所以使用氮化鈦覆蓋鈷防止其與濕氣接觸。利用集成配套工具，鈷和氮化鈦采用不同的PVD反應(yīng)室沉積。

當(dāng)器件尺寸進(jìn)一步縮小到納米技術(shù)節(jié)點(diǎn)時(shí)，CoSi2的退火溫度(約750攝氏度)對(duì)于MOSFET微小的熱積存已經(jīng)太高。鎳硅化合物(NiSi)可在溫度低于500攝氏度下形成，所以被廣泛用于65nm及更小的技術(shù)節(jié)點(diǎn)。

鎳沉積前，需要氯濺射刻蝕去除硅表面原生氧化層，否則，由于接觸電阻過(guò)高而導(dǎo)致IC芯片發(fā)生故障。由于NiSi熱穩(wěn)定性不高，鎳容易與硅反應(yīng)并穿通結(jié)面而引起漏電。在PVD靶材中，鉑(Pt)合金化并在晶圓表面形成NiPtSi以獲得更好的硅化物穩(wěn)定性?？梢允褂秒娮邮鴻z查(EBI)系統(tǒng)監(jiān)測(cè)鎳擴(kuò)散對(duì)成品率的影響。下圖顯示了硅化物形成工藝流程。

需要氮化物層防止磷從PSG中擴(kuò)散到有源區(qū)。由于熱積存的限制，利用PECVD氮化硅在較低溫度(小于580攝氏度)下沉積取代LPCVD氮化物沉積(沉積溫度為750攝氏度)。對(duì)于小尺寸器件(小于0.18um),PMD熱再流動(dòng)的熱積存很小，因此硅酸鹽玻璃中不再需要硼，PSG取代BPSG材料形成PMD。PSG利用CMP平坦化而不是熱再流動(dòng)。鈣僅用于局部互連，以及源/漏、金屬與硅化物之間的栓塞。鈦和氮化鈦?zhàn)鳛樽钃鯇雍玩u附著層。

對(duì)于一些先進(jìn)技術(shù)節(jié)點(diǎn)的CMOS工藝，USG用于ILD0,氮化物層用于應(yīng)力緩沖層應(yīng)變溝道，從而提高載流子的遷移率和MOSFET的性能。

接觸非常關(guān)鍵，因?yàn)樗鼘⒕A表面上的器件和各層的金屬線互連。如果接觸孔刻蝕不完全，金屬導(dǎo)線將無(wú)法和器件相連，這將導(dǎo)致成品率下降。

PVD鈦廣泛用于減少接觸電阻，氮化鈦(TiN)作為鎊附著層。如果沒(méi)有TiN,鎢薄膜將不會(huì)與硅晶圓表面很好地附著，這將導(dǎo)致裂紋并使鈞薄膜從晶圓表面脫落，最后在晶圓上產(chǎn)生大量顆粒污染。TiN可以利用PVD和CVD沉積。當(dāng)器件特征尺寸不斷縮小時(shí)，接觸孔的深寬比將變得很大，PVD工藝將不再提供足夠的臺(tái)階覆蓋，因此CVDTiN工藝更受歡迎。下圖顯示了CMOS器件接觸示意圖。

審核編輯：湯梓紅