一. 前言

前面的文章https://mp.weixin.qq.com/s/wC79XEXMAK-3SGX8JkrFKw，完整的介紹了PSRAM的相關內容，比如接口時序等，但是該文章內容較多，需要花費一些時間慢慢閱讀。對于一些開發人員可能只是想大概了解一下PSRAM的關鍵信息點，或者說遇到問題了不知如何查起，想直接看看有沒有一些常見的坑，來對照排查自己的問題，本文就是針對此而寫。本文重點介紹PSRAM時序中幾個關鍵的點，也是沒有調試過PSRAM的開發人員可能會理解錯誤的點，以及時序的training算法等。每一個知識點都是從工程實踐出發，都是真金白銀的干貨，基本上這一些信息就包括了可能遇到的大部分問題了，先看這篇文章，基本就能避免各種坑了。

注意以下以APS256XXN為例,其他芯片不排除略有差異，但是關鍵時序不會有差異都是一樣的。

二．PSRAM關鍵知識點

2.1 總線寬度

默認是x8模式,可以通過寄存器修改為x16模式。

但是命令字和地址的發送始終是8位模式的，不過抓包可以看到此時高8位內容會和低8位的內容完全一樣。

2.2 地址空間

對于x16模式，因為其單位是x16bits即2B,所以頁內偏移地址即列地址，只需要CA[9:0]10位就足夠，可以表示2048字節，而x8模式需要CA[10:0]11位表示2048字節，行地址則不管是x8還是x16都是RA[13:0]。

又由于是DDR模式,即雙邊沿都傳輸數據，所以數據的最小傳輸單位是一個CLK，一個CLK就對應兩個總線寬度，對于x8模式是2B，對于x16模式就是4B，所以x8和x16模式最小的數據傳輸大小就是2B和4B,即列地址的bit0 CA[0]必須始終是0。

寄存器操作沒有以上限制可以從任意寄存器開始，但是也要注意由于是DDR所以一個CLK，PSRAM會發出連續兩個寄存器的值，CLK不停則連續的兩個寄存器重復發出。

即對應下表

比如讀MA0則依次返回MR0和MR1，CLK不停則MR0和MR1重復返回.

2.3 命令地址的鎖存

在CE#變為LOW之后，指令字節在CE#拉低后**第一****個** **CLK上升沿被鎖存** **，** 注意這里是第一個上升邊沿，如果CE#拉低后首先出現的是CLK的下降沿則這個下降沿會略過，也是沒問題的。

按照時序要求，指令字節需要一直保持到第一個CLK上升沿之后的下降沿，然后保持一個保持時間tHD，但是實際測試可能只需要保持到第一個CLK上升沿并且保持保持時間tHD就就夠了。實際應用還是建議完全按照手冊要求來，一直保持到下降沿之后的保持時間，這樣確保安全。這里還要注意CE#拉低到CLK拉高有一個最小的tCSP時間(2nS)要求，還有CLK上升沿之前數據的最小建立時間tSP。

如下所示

地址在第三、第四、第五和第六CLK邊沿（第二CLK上升沿、第二CLK下降沿、第三CLK上升邊沿、第三CL下降沿）被鎖存，以上邊沿計數是從CE#拉低之后的CLK上升沿開始作為第一個CLK邊沿計數。

如下是一個實際的應用中抓取到的波形，CE#拉低之后首先出現的是CLK的下降沿，這也是沒問題的

2.4 寫數據-DM

注意DM和DQS是復用的，都是發送方驅動，但是DQS和DM的含義完全是不一樣的。

DQS是讀數據時PSRAM驅動，用于表示數據就緒，控制器這邊根據DQS的邊沿延遲一定時間進行數據采樣。

而控制器發送數據，PSRAM并不是通過DM來采樣的，DM表示的是數據是否MASK掉，PSRAM是通過CLK的邊沿來采樣的，CLK的邊沿采樣再來結合此時DM電平表示對應的字節是否要寫入，如果DM為高則MASK掉指定字節不寫入。

所以結合DM可以實現單字節的寫入。

由于寫數據時是CLK邊沿采樣，且DM和數據是同時變化的，要相對CLK的邊沿有數據建立時間和保持時間分別是tDS，tDH。

如圖所示

2.5 讀數據-DQS

注意讀數據不一樣不再通過CLK的邊沿鎖存數據,而是通過DQS來鎖存數據了。

讀數據時PSRAM同時更新DQS和總線信號,但是兩者信號類型不一樣，一個是時鐘信號一個是總線數據信號，所以其物理上經過的路徑就是不一樣的，到達引腳時存在時間差，這個時間差就是tDQSQ，比如對于166MHz這個值就是最大不超過0.5nS,所以接收方需要在DQS的邊沿延時該時間之后再采樣才能保證采樣到正確的數據。大部分讀不到數據基本都是接收方這個時間設置不對，正常來說接收方會有一個PHY可以通過寄存器配置該時間，接收training也就是不斷調整該時間然后確定一個合適的中間的值。