隨著摩爾定律的失效，芯片集成度的提高遇到了困難。英特爾（Intel）創(chuàng)始人之一戈登·摩爾（Gordon Moore）于上世紀(jì)60年代提出，芯片集成度每18-24個月就會翻一番，性能也會提升一倍，這被稱為摩爾定律。我們可以將摩爾定律比作一輛不斷升級的汽車。每個18到24個月，這輛汽車就會升級換代，增加更多的功能和性能。比如，引擎會變得更強(qiáng)大，車身會更加輕便，空氣動力學(xué)也會更加優(yōu)化，使得這輛汽車更加高效和安全。同時，這輛汽車的制造成本也在不斷降低，使得更多的人們能夠擁有它。

隨著晶體管尺寸的不斷縮小，到了14/7納米以下，芯片制造面臨著一系列問題。第一是散熱的問題，由于晶體管尺寸的縮小，芯片的尺寸也變得越來越小，這導(dǎo)致芯片內(nèi)部的熱量密度增加。同時，芯片內(nèi)部的電路也變得更加復(fù)雜，這使得散熱問題更加困難。因此，需要更高效的散熱技術(shù)來避免芯片過熱導(dǎo)致性能下降甚至損壞，例如通過優(yōu)化晶體管布局和材料選擇來降低功耗和熱量產(chǎn)生。

另外，芯片制造還面臨著良率問題。在芯片制造過程中，晶體管數(shù)量的增加和密集度的提高會增加芯片出現(xiàn)問題的概率。即使只有一個晶體管出現(xiàn)問題，整個芯片也可能無法正常工作。這會導(dǎo)致制造商的成本增加。據(jù)統(tǒng)計，制造65nm芯片的成本為2850萬美元，而制造7nm的成本則需要近3億美元，而到了5nm，這個成本還需要再次翻倍。此外，芯片制造的良率也受到晶圓大小的影響，晶圓越大，晶體管密度增加，晶圓上的芯片數(shù)量越多，良率也越低。因此，需要進(jìn)行嚴(yán)格的測試來確保芯片的質(zhì)量和可靠性。隨著芯片的集成度和復(fù)雜度的不斷提高，芯片制造的難度和成本不斷增加，因此芯片的良率和測試也變得越來越重要。

這些問題使得制造商難以繼續(xù)遵循摩爾定律的速度提高芯片的集成度和性能，因此需要采用新技術(shù)和新方法來解決這些問題。

不同工藝節(jié)點下的設(shè)計成本

(Source: IBS, as cited in IEEE Heterogeneous Integration Roadmap)

在后摩爾時代，Chiplet技術(shù)成為了重要的解決方案。Chiplet技術(shù)可以將不同或相同功能的芯片集成在一起，實現(xiàn)更高的計算和處理能力，同時也可以提高芯片的良率，并降低成本和風(fēng)險。Chiplet技術(shù)的優(yōu)勢之一是可以將不同制造工藝的芯片集成在一起。舉例來說，如果需要高性能的CPU和GPU，可以選擇使用5納米或3納米的工藝來制造，而對于一些IO和power等電路，可以使用成熟的工藝來制造，以降低成本和風(fēng)險。這種做法的好處在于可以根據(jù)不同的需求選擇不同的工藝，從而提高芯片的性能和靈活性，同時也可以降低成本和風(fēng)險。

然而，Chiplet的發(fā)展面臨著一個重要的瓶頸，即互連問題。

為了實現(xiàn)不同芯片之間高速、可靠互連，以實現(xiàn)數(shù)據(jù)傳輸和共享，Chiplet技術(shù)中采用了PCIe、BOW等接口標(biāo)準(zhǔn)。然而，這些標(biāo)準(zhǔn)并不是專為Chiplet設(shè)計的，或未定義完整的協(xié)議及封裝等標(biāo)準(zhǔn)。這導(dǎo)致了芯片制造商之間的互操作性問題，限制了Chiplet技術(shù)的發(fā)展和應(yīng)用。為了解決這個問題，通用Chiplet互聯(lián)技術(shù)UCIe（Universal Chiplet Interconnect Express）標(biāo)準(zhǔn)應(yīng)運而生。

UCIe是一個開放的行業(yè)互連標(biāo)準(zhǔn)，旨在為芯片制造商提供一種通用的芯片互連標(biāo)準(zhǔn)，以降低芯片互連的成本和風(fēng)險，并促進(jìn)Chiplet技術(shù)的生態(tài)系統(tǒng)拓張和推廣。UCIe標(biāo)準(zhǔn)可以實現(xiàn)小芯片之間的封裝級互連，具有高帶寬、低延遲、經(jīng)濟(jì)節(jié)能的優(yōu)點。該標(biāo)準(zhǔn)定義了完整的協(xié)議和封裝，可以支持高速、可靠的芯片互連，并提供了靈活的拓?fù)浣Y(jié)構(gòu)和配置選項，以滿足不同應(yīng)用場景的需求。UCIe標(biāo)準(zhǔn)的開放性和通用性使得它可以被廣泛應(yīng)用于各種不同的計算領(lǐng)域，包括云端、邊緣端、企業(yè)、5G、汽車、高性能計算和移動設(shè)備等，以滿足對算力、內(nèi)存、存儲和互連不斷增長的需求。通過采用UCIe標(biāo)準(zhǔn)，芯片制造商可以實現(xiàn)更高的計算和處理能力，同時也可以降低芯片制造的成本和風(fēng)險。

UCIe標(biāo)準(zhǔn)是一種通用的芯片互連標(biāo)準(zhǔn)，其主要特點包括高帶寬和低延遲、靈活性和可擴(kuò)展性、可靠性以及生態(tài)系統(tǒng)完整性。高帶寬和低延遲可以提高芯片的性能和效率，使其能夠更好地滿足不同應(yīng)用場景的需求。靈活性和可擴(kuò)展性可以支持不同的拓?fù)浣Y(jié)構(gòu)和配置選項，以滿足不同應(yīng)用場景的需求。可靠性可以確保芯片互連的可靠性和穩(wěn)定性，從而提高芯片的可靠性和穩(wěn)定性。生態(tài)系統(tǒng)完整性可以促進(jìn)芯片制造商之間的合作和互操作性，推動其推廣和普及。

UCIe標(biāo)準(zhǔn)是芯片設(shè)計和產(chǎn)業(yè)發(fā)展的一大亮點，它將為Chiplet的發(fā)展和應(yīng)用帶來更多的創(chuàng)新和機(jī)遇。未來，我們可以期待UCIe標(biāo)準(zhǔn)在數(shù)據(jù)中心、人工智能、云計算等領(lǐng)域發(fā)揮更加重要的作用，為我們的生活帶來更多的便利和創(chuàng)新。

芯耀輝作為中國接口IP領(lǐng)軍企業(yè)，于Chiplet早期就開始研究和開發(fā)相關(guān)技術(shù)，后又作為首批IP供應(yīng)商于2022年4月加入UCIe組織，并率先推出了完整的Chiplet D2D解決方案，包括物理層、控制器和封裝，能夠更好地滿足不同行業(yè)和應(yīng)用的需求。同時，芯耀輝積極參與了中國首個原生Chiplet標(biāo)準(zhǔn)的制定，該標(biāo)準(zhǔn)由中國集成電路領(lǐng)域相關(guān)企業(yè)和專家共同主導(dǎo)，由工信部中國電子工業(yè)標(biāo)準(zhǔn)化技術(shù)協(xié)會于2022年12月審核發(fā)布。芯耀輝作為重點貢獻(xiàn)企業(yè)，積極參與該標(biāo)準(zhǔn)的制定，為推動Chiplet的發(fā)展和應(yīng)用作出了突出貢獻(xiàn)。

此中國首個原生Chiplet標(biāo)準(zhǔn)，既定義了并口，也定義了串口，其協(xié)議層的自定義數(shù)據(jù)包格式與UCIe保持兼容，且在封裝上的標(biāo)準(zhǔn)主要采用國內(nèi)可實現(xiàn)的技術(shù)，可直接使用國內(nèi)已有生態(tài)開發(fā)及落地Chiplet技術(shù)。所以，芯耀輝的參與和貢獻(xiàn)加速了UCIe標(biāo)準(zhǔn)的推廣和應(yīng)用，還為后摩爾時代的芯片設(shè)計提供了一個完整的、可落地的Chiplet解決方案。隨著技術(shù)的不斷發(fā)展和創(chuàng)新，Chiplet將會在數(shù)據(jù)中心、人工智能、云計算等領(lǐng)域扮演越來越重要的角色。我們相信，有了UCIe標(biāo)準(zhǔn)的支持和芯耀輝等企業(yè)的積極參與，Chiplet將會迎來更加廣闊的發(fā)展前景。Chiplet技術(shù)的不斷發(fā)展和創(chuàng)新將為推動數(shù)字經(jīng)濟(jì)和智能化社會的發(fā)展作出更大的貢獻(xiàn)。

審核編輯：湯梓紅