為什么引入寄存器模型

新需求：為帶寄存器的DUT搭建UVM仿真環境

為了讀寫DUT中的寄存器：UVM提供了 配置寄存器的總線 （bus_agent=sqr+drv+mon）——前門訪問DUT中的寄存器值

為了方便參考模型查看DUT中寄存器的值：UVM提供了 寄存器模型 ，作用如下

讓前門訪問操作更方便：將對DUT中寄存器的總線操作進行封裝，通過寄存器模型這一暴露的接口可以方便實現對DUT的讀寫操作
新加入后門訪問操作：通過層次化引用來讀寫DUT中寄存器的值（不消耗仿真時間），同樣使用寄存器模型作為暴露的接口。

為DUT中的寄存器設定一個參考模型：引入UVM_PREDICT_DIRECT的predict操作，具體實現如下

在my_model中，每得到一個新的transaction，就先從寄存器模型中得到counter的期望值（此時與鏡像值一致），
之后將新的transaction的長度加到counter中，
最后使用predict函數將新的counter值更新到寄存器模型中。predict操作會更新鏡像值和期望值。
在測試用例中，仿真完成后可以檢查DUT中counter的值是否與寄存器模型中的counter值一致

寄存器模型中的基本概念

uvm_reg_field：寄存器的域，是一個uvm_reg中的一個字段/域
uvm_reg：寄存器，至少包含一個uvm_reg_field
uvm_mem：存儲器，
uvm_reg_file：引入后，uvm_reg配置時，其路徑就不再需要uvm_reg_block的名字
uvm_reg_block：包含uvm_reg或者其他uvm_reg_block（可設計層次化的寄存器模型）。一個寄存器模型中至少包含一個uvm_reg_block
uvm_reg_map：存儲所有寄存器的地址。每個reg_block內部，至少有一個（通常也只有一個） uvm_reg_map。

寄存器模型前門訪問的實現

參考模型>寄存器模型>轉換器>bus_sequencer>driver>dut>driver---

寄存器模型后門訪問的實現

在reg_block中調用uvm_reg的configure函數時，設置好寄存器的第三個路徑參數（即后門訪問路徑：DUT內寄存器相對DUT頂層的路徑，如：counter[31:16]表示dut中名為counter的寄存器的[31:16]位）
在將寄存器模型集成到驗證平臺時，設置好DUT的根路徑hdl_root（這樣才能定位DUT在哪里）
在sequence中，使用peek和poke任務或者 UVM_BACKDOOR形式的read和write

寄存器模型中的期望值與鏡像值

期望值：希望向此寄存器中寫入的值——可作為DUT中寄存器的參考模型
鏡像值：最大可能地與DUT保持同步

常用操作對期望值和鏡像值的影響

針對DUT寄存器的read&write操作：用操作后DUT中寄存器的值更新期望值和鏡像值（會分前門/后門訪問）
針對DUT寄存器的peek&poke操作：用操作后DUT中寄存器的值更新期望值和鏡像值（只有后門）
針對期望值的get&set操作：更新期望值，不更新DUT中寄存器，不更新鏡像值
update操作：用期望值更新DUT中寄存器和鏡像值
mirror操作：用DUT中寄存器的值更新期望值和鏡像值
randomize操作：隨機化期望值，不隨機化鏡像值
predict操作：
- 參數為UVM_PREDICT_READ和UVM_PREDICT_WRITE時：用操作后DUT中寄存器的值更新期望值和鏡像值——在read/peek和write/poke操作對DUT寄存器完成讀寫后自動調用
- 參數為UVM_PREDICT_DIRECT時：人為更新期望值和鏡像值，不更新DUT中寄存器

引入reg_predictor

引入reg_predictor的原因：配置寄存器的總線存在多個master時，可能存在 不通過寄存器模型 訪問總線來配置DUT中寄存器的情況，這時 寄存器模型就不能檢查到 DUT中寄存器的變化 ，所以需要引入reg_predictor， 通過monitor檢測總線，將采集到的tr發送給uvm_reg_perdictor 。如下圖，