最近，我們看到了串行數據傳輸代替并行數據傳輸的趨勢，以提高性能和數據完整性。這方面的一個例子是從PCI / PCI-X遷移到PCI Express。兩個器件之間的串行接口可減少每個器件封裝的引腳數。這不僅降低了芯片和電路板設計成本，還降低了電路板設計的復雜性。由于串行鏈路的時鐘速度比并行鏈路快得多，因此它們在性能方面具有高度可擴展性。

然而，為了加速基于 PCI Express 的子系統的驗證并加快 PCI Express 端點的開發時間，PIPE（PCI Express 架構的 PHY Interface 由英特爾定義，并于 2002 年發布以供行業審查。PIPE 是在處理較低級別的串行信令的 PHY 子層和處理尋址/訪問控制機制的媒體訪問層 （MAC） 之間定義的標準接口。下圖說明了 PIPE 在為 PCI Express 的 PHY 層分區中所扮演的角色。

分區物理層（來源：PCI Express 架構規范的 PHY 接口，版本 2.00）

借助此接口，開發人員可以驗證其設計，而不必擔心與 Phy 接口相關的模擬電路。對于MAC內核驗證，PHY總線功能模型（BFM）將直接連接到它。如果沒有PIPE，則需要將PHY和Serdes（序列化器/解串器）組合以及根復合體BFM一起使用。此外，用戶必須確保 PHY 和 SerDes 行為以及串行接口的正確性。

鑒于PIPE接口的價值，它現在被廣泛使用。在我們最近的經驗中，我們觀察到 PIPE 接口中的不同電源狀態可能會在它們的解釋方面造成一些混亂。這篇博文和下一篇將闡明此接口的不同電源狀態。希望這將導致對相同的更好理解。這里的假設是讀者對 PCIe LTSSM 有很高的了解。

管道的電源狀態

電源管理信號使PHY能夠最大限度地降低功耗。為此接口定義了四種電源狀態：P0、P0、P1 和 P2。P0 狀態是 PHY 的正常運行狀態。當它從P0過渡到低功耗狀態時，PHY可以立即采取適當的節能措施。

所有電源狀態都由信號斷電 [2：0]（MAC 輸出）表示。位表示形式如下：

2] [1] [0] 描述

0 0 0 P0，正常運行

0 0 1 P0s，低恢復時間延遲，省電狀態

0 1 0 P1，恢復時間延遲更長，功耗狀態更低

0 1 1 P2，最低功耗狀態。

PIPE 接口電源狀態可以與基本規范中提到的 LTSSM 的電源狀態相關聯。

P0 等效于數據/訂單集可以傳輸的 LTSSM 狀態

P0s 相當于 LTSSM 的 L0

P1 等效于禁用、所有檢測和 L1。LTSSM 的空閑狀態

P2 相當于 LTSSM 的 L2

在 P0、P0 和 P1 狀態中，需要 PHY 來保持 PCLK 正常運行。對于這三種狀態之間的所有狀態轉換，PHY 指示通過 PhyStatus 的單周期斷言成功轉換到指定的電源狀態。

MAC 可能導致 PHY 進行一組有限的合法電源狀態轉換。參考基本規范中 LTSSM 的主狀態圖以及前面段落中描述的 LTSSM 狀態到 PHY 電源狀態的映射，這些法律轉換是：

P0 到 P0s

P0 至 P1

P0 至 P2

P0s 到 P0

P1 至 P0

P2 至 P1

審核編輯：郭婷