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旁路電路注入故障

旁路電路技術(shù)的實(shí)現(xiàn)原理和掃描鏈技術(shù)類似，在原有的電路結(jié)構(gòu)上添加附加電路來使電路能夠模擬單粒子翻轉(zhuǎn)效應(yīng) ^[25-26]^ 。以寄存器為例，在正常狀態(tài)下寄存器保持其原本的功能，在故障注入模式下通過外部控制信號(hào)驅(qū)動(dòng)附加電路從旁路修改寄存器的數(shù)值。

文獻(xiàn)[27]介紹了一種旁路電路注入故障的電路結(jié)構(gòu)，基于Xilinx Virtex-5的FPGA實(shí)現(xiàn)，帶旁路電路的寄存器結(jié)構(gòu)如圖4所示。該電路在原本的寄存器結(jié)構(gòu)上添加了3個(gè)查找表（Look-Up-Table, LUT）和額外的輸入信號(hào)，修改寄存器的復(fù)位信號(hào)SR（Set/Reset）和翻轉(zhuǎn)信號(hào)REV（REVerse）的輸入值來實(shí)現(xiàn)故障注入功能。默認(rèn)模式下寄存器對(duì)應(yīng)的真值表如表1所示。

表1 默認(rèn)模式寄存器真值表

圖4中，輸入信號(hào)inj為故障注入使能信號(hào)，Original_CE、Original_R和Original_S分別連接寄存器原始的時(shí)鐘使能CE、復(fù)位Reset和置位Set信號(hào)。如果inj為0，該寄存器等同于普通的寄存器，而inj為1時(shí)，3個(gè)查找表就會(huì)根據(jù)寄存器的輸出值Q生成相反的值并寫入寄存器。

圖4 帶旁路電路的寄存器結(jié)構(gòu)

文獻(xiàn)[28]的電路修改方式更加簡單，僅在原始寄存器結(jié)構(gòu)上增加了一個(gè)異或門。替換前后的寄存器結(jié)構(gòu)如圖5所示。當(dāng)故障注入信號(hào)Inject信號(hào)為高電平時(shí)，寄存器的輸入端數(shù)據(jù)會(huì)發(fā)生翻轉(zhuǎn)，而Inject信號(hào)為低電平時(shí)，寄存器的輸入端數(shù)據(jù)保持原始狀態(tài)。和文獻(xiàn)[27]相比，區(qū)別在于故障注入時(shí)，文獻(xiàn)[28]的寄存器數(shù)值一定會(huì)進(jìn)行翻轉(zhuǎn)，而文獻(xiàn)[27]則可以模擬更加復(fù)雜的情況，因?yàn)閱瘟Ｗ臃D(zhuǎn)效應(yīng)在作用于寄存器時(shí)有固定0、固定1和翻轉(zhuǎn)3種情況，并不一定會(huì)導(dǎo)致翻轉(zhuǎn)。但是，文獻(xiàn)[28]的電路結(jié)構(gòu)的資源開銷比文獻(xiàn)[27]小得多，具備一定的優(yōu)勢。

文獻(xiàn)[29-30]介紹了另一種旁路電路的實(shí)現(xiàn)方式，通過對(duì)電路綜合后的網(wǎng)表進(jìn)行修改，將原有的器件庫全部替換成為附加故障注入功能的器件庫，其中包括寄存器、隨機(jī)存取存儲(chǔ)器(Random Access Memory, RAM)、查找表、邏輯門以及乘法器等，更新后的網(wǎng)表的時(shí)序邏輯部分不會(huì)受到影響，只是添加了故障注入相關(guān)的組合邏輯模塊。但其實(shí)現(xiàn)過程較為復(fù)雜，器件庫的修改需要耗費(fèi)大量的時(shí)間進(jìn)行功能和時(shí)序驗(yàn)證。同時(shí)器件庫和FPGA型號(hào)是緊密聯(lián)系的，更替FPGA芯片將可能導(dǎo)致器件庫無法使用，因此遷移性較差。

和掃描鏈技術(shù)相比，旁路電路技術(shù)省去了串行移位故障數(shù)據(jù)的過程，故障直接注入到待評(píng)估寄存器中，從而提高了故障注入速度。旁路電路同樣可適用于任意規(guī)模電路，而且可以針對(duì)電路中的其他存儲(chǔ)元件（LUT、RAM等）設(shè)計(jì)故障電路，適用范圍更廣，故障敏感節(jié)點(diǎn)的定位精度也高于掃描鏈。其主要缺陷會(huì)帶來額外的資源開銷，此外還可能增加關(guān)鍵路徑的延時(shí)，對(duì)時(shí)序造成負(fù)面影響。

除了故障注入速度的差異，文獻(xiàn)[31]同樣提到了數(shù)據(jù)交互過程造成的龐大時(shí)間開銷，文中基于RS232傳輸故障激勵(lì)數(shù)據(jù)，傳輸速度配置為115 kbit/s，單次數(shù)據(jù)傳輸過程需花費(fèi)14 ms，而故障注入執(zhí)行過程僅占2 ms，因此導(dǎo)致故障注入速度偏慢。

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故障注入方式對(duì)比和展望

5.1 故障注入方式對(duì)比

FPGA模擬技術(shù)主要用于評(píng)估超大規(guī)模集成電路設(shè)計(jì)對(duì)單粒子翻轉(zhuǎn)效應(yīng)的敏感性。因此本文從評(píng)估速度、電路開銷和敏感點(diǎn)定位精度3個(gè)方面進(jìn)行對(duì)比，故障注入方式具體性能對(duì)比如表2所示。

表2 故障注入方式性能對(duì)比

FPGA模擬技術(shù)中的重配置技術(shù)存在速度瓶頸，雖然通過部分重配置可以顯著提高效率，但是與修改電路結(jié)構(gòu)的方式相比較，重配置技術(shù)故障注入速度稍慢。若基于掃描鏈去實(shí)現(xiàn)，其串行移位的故障注入模式會(huì)帶來一定的時(shí)間開銷。而旁路電路方式可使得電路即時(shí)響應(yīng)故障，不會(huì)產(chǎn)生額外的時(shí)間開銷。

在電路開銷方面，由于重配置所需要的硬件電路都固化在FPGA芯片內(nèi)部，所以額外需要的電路開銷是最小的。考慮到掃描鏈可以復(fù)用可測性設(shè)計(jì)的掃描鏈結(jié)構(gòu)，所以電路開銷稍低。電路開銷最大的是旁路電路，因?yàn)槊總€(gè)寄存器外圍都需要配備譯碼選通電路和故障注入電路，但是隨著FPGA的技術(shù)開發(fā)，單LUT電路能夠?qū)崿F(xiàn)的功能愈加復(fù)雜，其占用的電路開銷比例也可以不斷下降。

在敏感點(diǎn)定位精度上，由于配置文件格式不公開，多數(shù)研究采取隨機(jī)注入或是遍歷式注入，但是注入故障后難以在最初的原始設(shè)計(jì)文件中定位故障節(jié)點(diǎn)，這對(duì)評(píng)估工作非常不友好，難以指導(dǎo)后續(xù)的改進(jìn)工作。由于掃描鏈?zhǔn)谴薪Y(jié)構(gòu)，定位需要依賴輸入激勵(lì)和輸出響應(yīng)的先后順序，這會(huì)和評(píng)估速度形成互相制約的關(guān)系。因?yàn)槿绻⑷胨俣冗^快，對(duì)準(zhǔn)確采樣高速輸出響應(yīng)的工作會(huì)提出很高的要求。旁路電路由于具有專用接口電路，因此即使在高速注入情況下，也能準(zhǔn)確定位注入故障的位置。

5.2 故障注入方式展望

重配置、掃描鏈和旁路電路3種方法的實(shí)現(xiàn)結(jié)構(gòu)不一樣，優(yōu)化的思路也會(huì)有所不同。

重配置在評(píng)估速度上表現(xiàn)不佳，主要是由于上位機(jī)和FPGA之間頻繁通信造成較大的時(shí)間開銷。如何讓測試激勵(lì)以更快的速度配置到FPGA中是未來的提高方向。采用DDR緩存測試激勵(lì)，以及采用類似Xilinx ZYNQ架構(gòu)的芯片作為測試平臺(tái)，都是可行的方式。在確定注入故障定位上，可行的思路有對(duì)比配置文件格式和配置后器件位置，對(duì)配置文件進(jìn)行破解。但是需要按照電路版圖結(jié)構(gòu)從大到小逐次解析，并區(qū)分LUT、RAM等多種存儲(chǔ)元件，工作量比較龐大 ^[32]^ ，所以重配置技術(shù)的改善工作更適合FPGA設(shè)計(jì)廠商實(shí)施。

在有可測性設(shè)計(jì)的電路中，掃描鏈技術(shù)是非常合理的選擇。但是，為了提高測試效率，如何壓縮測試激勵(lì)的數(shù)量，以及測試響應(yīng)的高效對(duì)比，是掃描鏈技術(shù)未來的發(fā)展方向。此外，掃描鏈的電路結(jié)構(gòu)也可以進(jìn)行一定的優(yōu)化，主要在提高運(yùn)行速度和降低開銷兩方面進(jìn)行針對(duì)性的改進(jìn)，擴(kuò)充可測性設(shè)計(jì)的研究范疇。

旁路電路的改進(jìn)方向是進(jìn)一步壓低電路開銷。這方面可以考慮相鄰電路之間復(fù)用故障注入電路，從而降低電路開銷。需要注意的是，旁路電路往往和測試平臺(tái)的器件庫密切相關(guān)，所以未來在設(shè)計(jì)電路時(shí)可以將電路修改方式設(shè)計(jì)成通用腳本，通過算法和器件庫建立聯(lián)系，從而增加其適用范圍。

此外，由于3種方案的優(yōu)勢各不相同，未來的評(píng)估平臺(tái)也可以結(jié)合多種方式。比如可利用旁路電路故障注入的準(zhǔn)確性彌補(bǔ)重配置技術(shù)的精度缺陷，提高注入速度，同時(shí)也可以通過重配置技術(shù)避免旁路電路相關(guān)故障注入模塊的資源開銷。這樣不僅平臺(tái)的評(píng)估效率有所提高，評(píng)估電路的適用范圍也變得更加廣泛。

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** 總 結(jié) **

隨著集成電路工藝邁入納米時(shí)代，現(xiàn)有FPGA模擬技術(shù)面臨的最大挑戰(zhàn)是待評(píng)估電路規(guī)模過于龐大導(dǎo)致評(píng)估時(shí)間大幅增加。如何在設(shè)計(jì)資源允許的情況下，盡可能提高模擬單粒子翻轉(zhuǎn)效應(yīng)的故障注入速度，并盡可能確定待評(píng)估電路中SEU敏感區(qū)位置，是FPGA模擬單粒子翻轉(zhuǎn)效應(yīng)的重要研究方向。從上述內(nèi)容可以看出，重配置、掃描鏈和旁路電路技術(shù)假以時(shí)日，均能在評(píng)估速度、電路開銷和定位精度等性能指標(biāo)上取得進(jìn)展，使之更適合用于評(píng)估超大規(guī)模集成電路設(shè)計(jì)對(duì)單粒子翻轉(zhuǎn)效應(yīng)的敏感性。