基本的SAR逐次逼近寄存器原理及模型

1、逐次逼近寄存器在原理圖中的位置和作用

逐次逼近寄存器英文原稱是Successive Approximation Register,在電路中的主要作用是起邏輯控制和存儲(chǔ)的作用。ADC收到啟動(dòng)命令后，SHA進(jìn)入保持模式。SAR的最高有效位(MSB)設(shè)置為邏輯1，所有其他位設(shè)置為邏輯0。SAR的輸出反饋到DAC，DAC的輸出與輸入輸入信號(hào)進(jìn)行比較。如果DAC輸出大于模擬輸入，則MSB復(fù)位，否則保持置位狀態(tài)?，F(xiàn)在將下一個(gè)MSB設(shè)置為1，并重復(fù)該過(guò)程，直到比較SAR的每一位為止。在此過(guò)程結(jié)束時(shí)，SAR的最終值對(duì)應(yīng)于模擬輸入值。轉(zhuǎn)換過(guò)程的結(jié)束由就緒 信號(hào)指示。

2、SAR的原理圖

圖示由Anderson提出的SAR邏輯的簡(jiǎn)要框圖。采樣階段，reset信號(hào)把移位寄存器中的第一個(gè)觸發(fā)器的輸出置1，同時(shí)其余觸發(fā)器的輸出置0，從而D8也被置1，D7~D0被置0。轉(zhuǎn)換周期到來(lái)時(shí)，在時(shí)鐘信號(hào)(CLK)的控制下，上面一排觸發(fā)器的輸出依次變成高電平，從而下面一排觸發(fā)器輸出被依次置1，同時(shí)它們各自的輸出作為前一級(jí)觸發(fā)器 的時(shí)鐘信號(hào)，因此D8~D0分別在被置位后根據(jù)比較器的輸出結(jié)果(COMP)在下一個(gè)時(shí)鐘上升沿再次觸發(fā)得到逐次逼近邏輯信號(hào)。

3、MATLAB state flow建模

狀態(tài)轉(zhuǎn)移圖

上圖是MATLAB Simulink中的state chart 其中橢圓符號(hào)代表一個(gè)狀態(tài)，箭頭代表轉(zhuǎn)移的方向，箭頭中間的字母括號(hào)代表著轉(zhuǎn)移的條件。當(dāng)一個(gè)時(shí)間發(fā)生時(shí)，只有當(dāng)[]括號(hào)中的語(yǔ)句為真或非零時(shí)，帶有條件標(biāo)簽的轉(zhuǎn)移才有效。轉(zhuǎn)移可以同時(shí)擁有事件和條件;條件要放在事件名之后。當(dāng)轉(zhuǎn)移標(biāo)簽既有事件又有條件時(shí)，只有當(dāng)指定的事件發(fā)生并且條件為真時(shí)轉(zhuǎn)移才有效。{}代表要執(zhí)行的語(yǔ)句。

一個(gè)流程圖中，以{}表示的動(dòng)作僅僅是一個(gè)可執(zhí)行的動(dòng)作。邏輯分析即和數(shù)電狀態(tài)轉(zhuǎn)移分析類似，這里請(qǐng)自行分析。

4、用Verilog 進(jìn)行建模

Verilog-HDL ：處理數(shù)字信號(hào)Digital signal

Verilog-A ：處理模擬連續(xù)時(shí)間信號(hào)Analog continuous-time signal

Verilog-AMS ：處理模擬離散時(shí)間信號(hào)Analog discrete-event signal

可以用這些語(yǔ)言建模，例如D觸發(fā)器

module d_latch(d,clk,q);

input d;

input clk;

output q;

reg q;

  always @ (d,clk)

    if(clk)

        q <= d;

endmodule

然后用AMS對(duì)其進(jìn)行數(shù)?；旌?a target="_blank">仿真。同樣的原理我們可以用于對(duì)SAR

的驗(yàn)證或者混合信號(hào)仿真。也可以用incisive結(jié)合testbench進(jìn)行驗(yàn)證。詳細(xì)過(guò)程以后講述。