在將晶圓制成半導體的過程中需要采用數百項工程。其中，一項最重要的工藝是蝕刻（Etch）——即，在晶圓上刻畫精細電路圖案。蝕刻（Etch）工程的成功取決于在設定的分布范圍內對各種變量進行管理，并且每一臺刻蝕設備都需做好在最佳條件下運行的準備。我們的刻蝕工藝工程師運用精湛的制造技術，完成這一細節工藝的處理。

SK海力士新聞中心對利川DRAM Front Etch（蝕刻）Middle Etch以及End Etch技術團隊成員進行了訪談，以此來進一步了解他們的工作。

蝕刻（Etch）：生產率提升之旅

在半導體制造業中，蝕刻（Etch）指在薄膜上雕刻圖案。圖案使用等離子體噴涂而成，形成每個工藝步驟的最終輪廓。它的主要目的是根據布局完美呈現精確圖案，在任何條件下都保持統一一致的結果。

如果沉積或光刻（Photolithography）工程中出現問題，可通過選擇性蝕刻（Etch）技術解決問題。但是，如果蝕刻（Etch）工程過程中出現問題，則情況無法逆轉。這是因為無法在雕刻區域填充相同材料。因此，在半導體制造過程中，刻蝕對于確定總體良品率和產品質量至關重要。

刻蝕工藝包括八個步驟：ISO、BG、BLC、GBL、SNC、M0、SN和MLM。

首先，ISO（Isolation）階段進行晶圓上的硅（Si）蝕刻（Etch），創建有源單元區。BG（Buried Gate）階段形成行地址線路（Word Line）1和柵極，打造電子通道。接下來，BLC(Bit Line Contact)階段會在單元區內創建ISO與列地址線路（Bit Line）2之間的連接。GBL(Peri Gate+Cell Bit Line) 階段將同時創建單元列地址線路與外圍3中的柵極。

SNC（Storage Node Contract）階段繼續創建有源區域和存儲節點4之間的連接。隨后，M0（Metal0）階段形成外圍S/D（Storage Node）5的連接點以及列地址線路與存儲節點之間的連接點。SN（存儲節點）階段確認單元容量，之后的MLM（Multi Layer Metal）階段創建外部電源和內部布線，整個蝕刻（Etch）工程過程隨之完成。

鑒于蝕刻（Etch）技術人員主要負責半導體的圖案化工作，因此DRAM部門被細分為三個團隊：Front Etch（蝕刻）（ISO、BG、BLC)；Middle Etch（蝕刻）（GBL、SNC、M0）；End Etch（蝕刻）（SN、MLM）。這些團隊也會按照制造崗位和設備崗位劃分。

制造崗位負責管理和改進單元生產工藝。制造崗位通過變量控制和其他生產優化措施來提高良品率和改善產品質量，因而具有十分重要的地位。

設備崗位負責管理和強化生產設備，以便規避刻蝕工藝過程中可能出現的問題。設備崗位的核心職責是確保設備的最佳性能。

雖然職責分明，但所有團隊均朝向共同的目標而努力——即，管理和改進生產工藝及相關設備，進而提高生產率。為此，各團隊積極分享各自的成果以及亟待改善的領域，通過合作提高業務表現。

如何應對小型化技術挑戰

SK海力士于2021年7月開始量產適用10nm（1a）級工藝的8Gb LPDDR4 DRAM產品。

半導體存儲器電路圖案已經進入10nm時代，并且經過改進后，單個DRAM中可容納約1萬個單元。因此，即使在刻蝕過程中，工藝裕度也會有所不足。

如果形成的空穴（Hole）6過小，可能會出現“未打開”狀態，從而阻塞芯片下端部分。此外，如果形成的空穴過大，可能會出現“橋接”現象。當兩個空穴之間的間隙不足時，就會出現“橋接”現象，導致后續步驟中出現相互粘接問題。隨著半導體日益精細化，空穴的尺寸數值范圍正在逐漸縮小，這些風險也將逐步消除。

為了解決上述問題，刻蝕技術專家們不斷改進工藝，包括修改工藝配方和APC7算法，以及引入ADCC8和LSR9等全新刻蝕技術。

隨著客戶需求愈發多樣化，另一個挑戰隨之出現——多產品生產趨勢。為滿足客戶的此類需求，每種產品的優化工藝條件需要單獨設定。對于工程師們來說，這是一項非常特殊的挑戰，因為他們需要讓量產技術同時滿足既定條件和多元化條件的需求。

為此， Etch（蝕刻）工程師們引入了“APC offset”10技術來管理基于核心產品（Core Product）的各種衍生品，同時建立并利用“T-index系統”來綜合管理各項產品。通過這些努力，系統得到持續改進，得以滿足多產品生產需求。

審核編輯：陳陳