作者：Rolynd Aquino ， Francis Ian Calubag， and Janchris Espinoza

本文包含有關如何在創建自己的IBIS模型時使用LTspice的圖解指南——從IBIS預建模程序到IBIS模型驗證。它還包含有關如何在LTspice中準確提取IBIS模型的I-V、V-T、斜坡和C_comp數據的詳細說明。此外，定性和定量FOM被描述為驗證IBIS模型性能的方法。該用例介紹了假設的ADxxxxx 3態數字緩沖器的IBIS模型開發，它具有可用于輸入的IBIS模板和3態CMOS接口，可以啟動IBIS模型的創建。?

介紹

仿真在構建任何系統時都起著關鍵作用。它允許設計人員預見問題并防止耗時且昂貴的修訂。目標始終是第一次就做對！在高速數字接口仿真的情況下，如果設計不當，簡單的PCB走線可能會影響信號質量。在信號完整性仿真中，IBIS（輸入/輸出緩沖器信息規范）模型用作器件數字接口的表示。

如本IBIS系列文章的第一部分所述，IBIS是一種行為模型，它通過表格電流與電壓（I-V）和電壓與時間（V-T）數據描述器件數字接口的電氣特性。重要的是，IBIS模型要盡可能準確，并且沒有任何解析錯誤，以避免以后使用時出現任何問題。此外，對于具有數字接口的每個部件或設備，應該有一個可用的IBIS模型。因此，每當客戶需要時，他們都可以直接從制造商的網頁下載。但是，情況并非總是如此。對于IBIS模型用戶來說，他們經常面臨的一個問題是模型可用性。當他們為設計選擇的零件沒有IBIS模型時，這可能會延遲產品開發。

IBIS模型的最佳來源是制造商本身;但是，用戶仍然可以創建IBIS模型。本文介紹了一種使用LTspice創建從SPICE模型派生的最基本IBIS模型的方法。以下各節使用IBIS建模手冊4.0版中的規范來討論LTspice仿真設置。驗證IBIS模型也使用定性和定量品質因數來解決。

什么是“最基本的”IBIS模型？

為了幫助客戶使用LTspice創建基本的IBIS模型，需要定義術語“基本”?；镜腎BIS模型不僅取決于I/O模型關鍵字，還取決于需要建模的數字緩沖器類型。這意味著需要重新審視早期版本的IBIS，以定義對緩沖器進行建模所需的最低要求以及當時正在建模的數字接口類型。事實證明，單端CMOS緩沖器是可以使用IBIS建模的最簡單的數字IO之一，這就是本文的討論范圍。

圖1.3態CMOS緩沖器的IBIS模型。

圖1顯示了3態CMOS緩沖器IBIS模型的結構。如第1部分所述，IBIS模型中的組件或關鍵字取決于模型類型。表1總結了基本IBIS模型的組成部分，具體取決于Model_type。

使用案例

在本文中，將使用假設ADxxxx器件的LTspice模型來創建IBIS模型。它是一款具有使能引腳的單輸入和單輸出數字緩沖器。因此，生成的IBIS模型將有兩個輸入（DIN1和EN）和一個三態輸出（DOUT1）。

作為一般準則，生成IBIS模型有五個基本步驟：

設置預建模過程。

執行LTspice仿真，從SPICE模型中提取C_comp、V-I和V-T數據。

格式化 IBIS 文件。

使用IBIS解析器測試檢查文件。

將相同加載條件下IBIS模型的仿真結果與SPICE模型結果進行比較。

IBIS模型提供典型、最小和最大數據。它們通過工作電源電壓范圍、溫度和工藝拐角來確定。為簡潔起見，本文僅介紹典型條件。

ibischk系列黃金解析器可用于檢查IBIS模型是否符合IBIS規范。ibischk 可執行文件可在 IBIS.ORG 網頁上免費獲得。本文使用了集成了ibischk的第三方IBIS模型編輯軟件。

預建模程序

在開始仿真之前，用戶應下載器件的數據手冊，以及安裝SPICE模型和LTspice文件。通過確定器件具有的數字接口數量和類型（例如輸入、漏極開路、3 態等）對器件進行初始評估。

從器件數據手冊中，確定工作電源電壓、工作溫度、集成電路 （IC） 封裝類型、器件引腳排列、時序規格的負載條件 （R負荷和/或 C負荷）用于數字輸出和低電平輸入電壓（V國際禁毒局） 和高電平輸入電壓 （V英赫） 用于數字輸入。ADxxx SPICE模型如圖1所示，其規格如表2所示。

圖2.ADxxxx 3態數字緩沖器SPICE模型。

通過使用關鍵字，有關設備數字接口的所有信息都放在IBIS文件中。關鍵字是IBIS模型中用括號括起來的標識符，如第1部分所述。詳情請參考。

與IC封裝模型相關的關鍵字是[封裝]。它包含RLC（電阻-電感-電容）寄生效應，代表從芯片焊盤到IC焊盤/引腳的鍵合。此信息可以從制造商處獲得。如果該設備與正在評估的設備具有完全相同的封裝并且來自同一制造商，則還可以查找另一個IBIS文件的[包]數據。表 3 列出了 6 引腳 SOT-23 封裝的器件封裝寄生效應。

器件引腳排列如表4所示。關鍵字 [Pin] 用于描述引腳及其相應的型號名稱。[引腳] 通常采用 3 列格式。第一列用于引腳編號，第二列是引腳說明，第三列用于型號名稱。一些封裝具有更多類似的引腳（VCC，GND）。這些引腳可以按模型分組和描述在一起。在這種情況下，鑒于給出的SPICE模型沒有關于內部晶體管級原理圖的信息，最好為每個數字接口提供一個單獨的模型。型號名稱“電源”和“GND”用于命名IBIS文件中的電源和接地引腳。非數字接口和“不連接”引腳被描述為“NC”或無連接。請注意，型號名稱區分大小寫。由于它們將在建模過程的后面使用，因此應指示確切的模型名稱。

ADxxxx真值表如表5所示。這在設置LTspice仿真時非常有用。了解如何將DOUT1引腳設置為高阻抗（高阻態）模式、邏輯1和邏輯0非常重要。

LTspice 設置和仿真

通常，如前所述，IBIS模型通過I-V（電流與電壓）和V-T（電壓與時間）數據描述數字緩沖器的行為。每種類型的數字接口都有自己的一組IBIS建模所需的I-V和/或V-T數據，如表1所示。這些數據集在表 6 中更詳細地呈現。記下每個數據集的備注。那些標記為“推薦”的表示它們的缺失不會導致 ibischk 解析器測試中的錯誤。但是，這些數據集在信道模擬中具有一定的效果。例如，鉗位數據有助于分析信號反射。

[Power_Clamp] 和 [GND_Clamp]

圖3.[Power_Clamp] 和 [GND_Clamp] 關鍵字結構的概念圖。

[GND_Clamp] 和 [Power_Clamp] 通過表格 I-V 數據顯示數字緩沖器的靜電放電 （ESD） 器件的行為。[Power_Clamp] 表示以 VDD 為基準的 ESD 器件的整體行為，而接地鉗表示以 GND 為基準的 ESD 器件的整體行為。

在LTspice中，I-V數據可以使用.DC SPICE 命令/指令。DOUT1的接地鉗位使用圖4中的設置進行測量。在設置中，施加適當的電源電壓以將器件配置為高阻抗狀態（請參閱表5）。這可確保ESD器件與核心電路隔離。VSWEEP是參考GND的掃描電壓。 將VSWEEP接地可確保僅表征GND箝位ESD器件。

圖4.ADxxxx DOUT1接地箝位設置。

根據IBIS規范，I-V數據應掃描到供電軌之外（最好從–VDD掃描至2 × VDD）——在本例中為–1.8 V至+3.6 V。通過直接執行此操作，超過VDD的掃描電壓將打開電源鉗ESD器件。為避免這種情況，最初將VSWEEP從–1.8 V掃描至+1.8 V，并使用外推方法添加3.6 V數據點。此方法適用于所有 I-V 數據集。

此外，請注意，所有 I-V 數據集最多只接受 100 個數據點。超過此數據點數將在 ibischk 解析器測試中提示錯誤。設置 .DC 命令使得生成的數據點數小于或等于 99。這是為了容納 2 × VDD 外推的額外一個數據點。

使用直流掃描，在仿真中可能會遇到非常高的反向電流。為此，將起始掃描從近似二極管勢壘電位（–0.7 V）設置為VDD（+1.8 V）。然后將符合 –VDD 的數據外推到 2 × VDD I-V 數據。另一種方法是將一個小電阻Rser與VSWEEP串聯以限制極端電流。

通過單擊“運行”按鈕，LTspice運行仿真。由于正在評估 DOUT1，因此感興趣的節點是 Ix（U1：DOUT1）。雖然I（VSWEEP）在技術上也是正確的，但Ix（U1：DOUT1）上的電流極性是IBIS模型所需要的。這是為了盡量減少 I（VSWEEP） 數據的進一步數據格式，使其適合模型。結果應如圖 5 中的圖形所示。仿真后，先單擊“結果”窗口保存數據，然后單擊“文件”->“將數據導出為文本”。導航到要保存的目錄，然后單擊要測試的節點，然后單擊“確定”（如圖 6 所示）。

圖5.接地鉗仿真結果。

圖6.將仿真數據導出為文本。

[Power_Clamp] 數據提取類似于接地鉗位設置，使得掃描電壓VSWEEP以VDD為參考。設置和結果如圖7所示。

圖7.ADxxxx OUT1電源鉗位設置和結果。

[下拉] 和 [上拉]

圖 8 顯示了 I-V 關鍵字結構的概念圖。[下拉] 和 [上拉] 表示緩沖區中上拉和下拉元素的行為。在圖形形式中，它們看起來像MOSFET的I-V特性曲線。在提取[下拉]和[上拉]的數據時，重要的是要知道如何通過器件的真值表操縱從輸出引腳發出的信號。提取[下拉]和[上拉]數據的設置類似于[GND_Clamp]和[Power_Clamp]，只是DOUT1引腳使能而不是高阻態模式。

圖8.I-V 關鍵字結構的概念圖。

要提取[下拉]的數據，DOUT1引腳應設置為邏輯0輸出或0 V。因此，必須設置適當的電源電壓，如圖9所示。在EN引腳上施加相當于1.8 V的邏輯高壓以啟用DOUT1引腳，在DIN1引腳上施加相當于1.8 V的邏輯高壓，將DOUT1引腳設置為邏輯0輸出。這可以通過表 5 中所示的真值表得到確認。結果如圖 10 所示。

圖9.ADxxxx OUT1 下拉設置。

圖 10.ADxxxx OUT1 下拉圖。

放大[下拉]數據，它類似于MOSFET的I-V特性曲線，如圖11所示。

圖 11.ADxxxx DOUT1 下拉圖（縮放視圖）。

在保存下拉數據時，請注意它構成了來自[GND_Clamp]和[下拉]的總電流。這可以在圖 12 中的圖表中更好地解釋。要刪除[GND_Clamp]組件，只需從[下拉]保存的數據中逐點減去它。為了更輕松地做到這一點，[GND_Clamp] 和 [下拉] 的直流分析的電壓增量、起始電壓和結束電壓必須相同。

圖 12.下拉保存數據的實際電流。

獲取上拉數據的設置如圖 13 所示。放置適當的電源電壓以將DOUT1設置為邏輯1（1.8 V）。這可確保上拉元件處于活動狀態/打開狀態。然后，VSWEEP也從–1.8 V掃描至+1.8 V，并以VDD為基準。以這種方式連接VSWEEP可防止用戶格式化數據以符合IBIS規范。

圖 13.ADxxxx DOUT1 上拉設置和結果。

就像[下拉]一樣，保存的[上拉]數據是總[Power_鉗]和[上拉]電流的結果。因此，用戶需要通過從保存的[上拉]數據中逐點減去[Power_Clamp]組件來刪除它，如果他們的直流掃描參數相同，則可以輕松完成此操作。一般提醒一下，對所有 I-V 數據測量使用相同的直流掃描參數。

圖 14.來自[上拉]保存數據的實際電流。

[C_comp]

[C_comp] 關鍵字表示緩沖區的電容，它具有不同的最小值、典型角和最大角值。它是晶體管和芯片的電容，它與封裝電容不同。[C_comp]可以通過兩種方式提取?？梢允褂霉?中的公式進行近似計算，也可以使用公式2中的公式在引腳由交流電壓供電時計算。

哪里：

我艾克：測量電流的虛值

F：交流電源的頻率

V交流：交流電源的振幅

使用LTspice進行C_Comp萃取

緩沖電容可以通過提供具有頻率掃描的交流電壓來提取，如圖15所示。由于提供交流電壓，因此將測量電流的實部和虛部。電流的極性必須反轉，以測量流入緩沖器的電流值，同時用交流電壓供電。測量輸出緩沖電容時，必須從圖15中做出的唯一改變是，交流電源必須連接在輸出引腳中。

圖 15.ADxxxx C_comp提取設置。

將提供具有任何幅度值的交流電壓，但通常設置為1 V。它將按照SPICE指令的規定通過頻率掃描進行處理。使用 .AC 命令，默認情況下設置為以波特模式顯示，該模式使用 dB 單位。必須將其設置為笛卡爾模式才能看到電流的數值，以便可以直接將其處理為緩沖電容的公式。要查看緩沖電容的波形，用戶必須首先右鍵單擊“波形”窗口并單擊“添加跡線”，然后選擇要測量的引腳。波形圖窗口將顯示兩條線。

實線表示測量電流的實際值，虛線表示測量電流的虛值。

圖 16.“將跡線添加到打印”對話框。

要將繪圖設置從波特圖更改為笛卡爾，請右鍵單擊波形窗口左側的 y 軸，它應打開左縱軸 - 幅度對話框。然后將繪圖表示從波特更改為笛卡爾。

圖 17.將情節設置從波特更改為笛卡爾。

LTspice 指令用于C_Comp設置

LTspice指令用于設置電路的工作模式、測量變量和過程參數，以計算C_comp。以下是用于測量緩沖器C_comp值的LTspice指令：

.AC Lin 10 1k 10k：將電路的工作模式設置為從1 kHz到10 kHz的交流線性頻率掃描。

.Options meascplxfmt：將 .meas 命令的默認結果更改為波特模式、奈奎斯特模式或笛卡爾模式。

.選項 measdgt：設置 .meas 語句的有效數字數。

.meas語句：這些指令用于查找電路中某些參數的值。

可以根據用戶要顯示的參數修改這些 SPICE 指令。有關可在LTspice中使用的指令的詳細說明，請參見LTspice幫助?？梢栽?strong>工具> SPICE 錯誤日志中查看測量語句的結果。

SPICE錯誤日志中顯示的結果將以笛卡爾形式出現。x坐標是電流和緩沖電容的實部，而y坐標是電流和緩沖電容的虛部。如上所述，在測量緩沖電容時，電流的虛部是緩沖電容所需的部分，因此C_comp的實際值是圖18中突出顯示的值。

圖 18.測量語句導致 SPICE 錯誤日志。

[上升波形]和[下降波形]

什么是上升和下降波形？

[上升波形]和[下降波形]關鍵字對輸出緩沖器的開關行為進行建模。建議在輸出模型中包含四個 V-T 數據集：負載以接地為參考的上升和下降波形，以及負載以 VDD 為參考的上升和下降波形。

提取上升和下降的 V-T 數據

為了提取LTspice中OUT1的上升或下降波形，將分段線性（PWL）信號或脈沖電壓電源形式的上升沿或下降沿輸入激勵發送到輸入引腳。仿真中使用的輸入激勵的轉換需要快速，以便為模型提取最快的輸出轉換。瞬態分析將使用 .TRAN 命令，同時測量輸出引腳上的電壓。50 Ω電阻用作負載，用于提取3態輸出緩沖器的四個V-T波形的數據，但可能會因緩沖器設計和驅動能力而異，以實現輸出轉換。50 Ω是 V-T 數據提取的默認負載值，因為它是 PCB 走線阻抗的典型值。50 Ω負載相對于接地（負載對地）或VDD（負載對VDD）連接到緩沖器的輸出引腳。

圖 19.使用脈沖電壓電源對上升沿輸入激勵進行采樣。

以地為參考的 50 Ω負載下的下降波形

為了產生以地為參考的下降輸出波形，需要一個下降沿輸入，并且需要將50 Ω負載以GND為基準，如圖20所示。得到的V-T波形如圖21所示，其中輸出建立于約16 ns至20 ns。需要注意的是，瞬態分析時間應該足以捕獲下降波形的穩定。

圖 20.ADxxxx設置，用于以地為參考的50 Ω負載的下降波形。

圖 21.ADxxxx下降波形的結果，以地為參考50 Ω負載。

VDD 參考 50 Ω負載時的下降波形

圖22顯示了VDD參考50 Ω負載的下降波形的設置和結果。如圖所示，完全捕獲輸出的下降轉換所需的瞬態時間為50 ns。

圖 22.ADxxxx設置和DOUT1下降波形的曲線圖，VDD參考50 Ω負載。

以地為參考的 50 Ω負載下的上升波形

對于上升波形，使用了PWL信號形式的上升沿輸入激勵。在圖23中，設置顯示了相對于地連接到輸出引腳的負載電阻，這將產生對地負載上升的V-T數據。

圖 23.ADxxxx設置和DOUT1上升波形的曲線圖，以地為參考50 Ω負載。

以地為參考的 50 Ω負載下的上升波形

使用了相同的上升沿輸入激勵，但需要以VDD為基準的50 Ω。

檢查V-T數據正確性的一種方法是查看邏輯低電壓和邏輯高電壓。VDD參考波形應具有相同的邏輯低電平和邏輯高電壓電平，邏輯高壓應與VDD相同。另一方面，以GND為參考的波形也應具有相同的邏輯低電壓和邏輯高電壓，邏輯低電壓電平應約為0 V。

圖 24.ADxxxx設置和DOUT1上升波形的曲線圖，VDD參考50 Ω負載。

導出波形

然后，必須通過執行以下步驟來保存從四個設置中提取的V-T波形：

右鍵單擊繪圖。

將鼠標懸停到文件，然后單擊將數據導出為文本。

圖 25.將LTspice圖保存為文本文件。

選擇要導出的波形以及要導出的目錄。

圖 26.選擇跟蹤并設置保存目錄。

使用LTspice的斜坡數據提取

[Ramp] 關鍵字是在上升或下降過渡邊沿的 20% 到 80% 處采集的上升和下降 VT 數據的斜坡速率 （dV/dt） 表示。這種方法可以在LTspice上實現，因為它能夠使用.MEAS 和 .參數指令。斜坡提取過程可以通過在VT波形設置上添加SPICE指令來完成。這意味著可以同時提取斜坡和VT波形。

圖27顯示了上升波形斜坡計算的設置。為了計算下降波形的斜坡，VLO和VHI的時間值應該互換，因為下降斜坡的輸出波形從緩沖器的邏輯高電平開始，然后過渡到邏輯低電平。

圖 27.ADxxxx VT設置，帶有用于上升波形斜坡提取的附加指令。

用于斜坡提取的LTspice指令

用于斜坡提取的 SPICE 指令是： 。TRAN，這是用于VT上升/下降波形的SPICE指令;選項，將將顯示在 SPICE 錯誤日志上的輸出設置為笛卡爾模式，并將其限制為所需的有效位數;和。MEAS，用于斜坡的實際計算。

VLO：表示邏輯低電壓。

VHI：表示邏輯高壓。

Diff：表示躍遷的20%點處的電壓，該電壓將分別與VLO和VHI參數相加和相減，以獲得躍遷的20%和80%點。

VX 和 VY：表示上升/下降過渡沿 20% 和 80% 點處的電壓。

dV 和 dT：這些是 IBIS 模型的 [Ramp] 關鍵字的計算值。

圖 28.上升斜坡波形說明。

圖 29.用于斜坡速率計算的 SPICE 錯誤日志。

構建IBIS模型

所有提取的I-V和V-T數據都被編譯到IBIS模型（.ibs）文件中。下面是IBIS文件的實際模板，用戶可以將其用作構建IBIS模型的參考。

一個.ibs文件以[IBIS Ver]關鍵字開頭，后跟其文件名和修訂號。IBIS 版本 3.2 將在 [IBIS Ver] 關鍵字中使用，因為它是建模 3 態輸出緩沖區所需的最低版本。.ibs 文件的文件名和 [文件名] 關鍵字中的文件名應相同;否則，解析器會將其檢測為錯誤。此外，文件名不應包含任何大寫字母，因為分析器只允許在文件名中使用小寫字母。其他重要的關鍵字將在本節的后半部分討論。

.ibs 文件的下一部分包括 [組件]、[制造商]、[包] 和 [Pin] 關鍵字。ADxxxx有兩個輸入緩沖器（DIN1和EN）和一個輸出緩沖器（DOUT1），因此其IBIS模型總共有三個緩沖器模型。[Package] 關鍵字通過 RLC 封裝寄生值用作器件的封裝模型。所有設備緩沖區的型號名稱都在 [Pin] 關鍵字下定義，該關鍵字類似于命名變量，并在 [Model] 關鍵字下定義。

在 .ibs 文件的下一部分，使用測量的 I-V 和 V-T 數據對器件的數字緩沖器進行建模。緩沖區模型的內容因 Model_type 變量中指定的緩沖區類型而異。由于模型cmos_di1是輸入緩沖區，因此其緩沖區模型僅包含C_comp、[Power_Clamp] 和 [GND_Clamp] 數據。輸入緩沖器模型還包括其VINH和VINL值，這兩個值都可以在器件數據手冊中找到。鑒于DIN1和EN都是輸入緩沖器，它們的緩沖器模型具有相同的結構。

另一方面，3 態緩沖區模型包含一些類似于輸入緩沖區模型但具有附加 I-V 和 V-T 數據的關鍵字。cmos_out1的緩沖模型包括一個額外的子級儀表Cref（代表輸出容性負載）和Vmeas（表示參考電壓電平）。通常，使用的 Vmeas 是 VDD 值的一半。

除了C_comp、[Power_Clamp] 和 [GND_Clamp] 之外，三態緩沖區還有其他 I-V 數據：[上拉] 和 [下拉]。

最后，所有IBIS模型都應使用[結束]關鍵字關閉。

IBIS模型驗證

如本系列文章的第一部分所述，IBIS模型驗證由解析器測試和關聯過程組成。這些是確保IBIS文件符合IBIS規范并且模型性能接近參考SPICE模型的必要步驟。

解析器測試

在上一節中創建的IBIS文件應首先經過解析器測試，然后再進入關聯過程。ibischk是用于檢查IBIS文件的黃金解析器。這將檢查IBIS文件是否符合IBIS協會設定的規范。更多詳細信息可在 ibis.org 在撰寫本文時，使用的最新解析器是 ibischk 版本 7。

在執行解析器測試時，最好使用集成了ibischk的IBIS模型編輯軟件，例如Cadence模型完整性和Hyperlynx可視化IBIS編輯器。這些工具便于檢查語法。但是，如果用戶沒有其中任何一個，則可執行代碼在 ibis.org 是免費的。它是在各種操作系統上編譯的，因此用戶不必擔心使用哪種操作系統。

關聯程序

在此驗證階段，需要檢查IBIS模型的性能是否與參考（在本例中為SPICE模型）相似。表7顯示了從0級到3級的不同IBIS質量等級。它描述了IBIS模型對參考的準確性，具體取決于它所經歷的測試。在這種情況下，由于參考是ADxxxx SPICE模型，因此生成的IBIS模型可以符合2a級。這意味著它通過了解析器測試，具有數據手冊中描述的正確且完整的參數集，并且通過了相關過程。

要將IBIS模型與參考SPICE模型相關聯，可以遵循一些常規步驟。圖 30 的流程圖總結了這些內容。

圖 30.IBIS到SPICE模型相關性的流程圖。

設定品質因數

相關性的基礎是，在相同的加載條件和輸入激勵下，IBIS模型的行為應與SPICE模型數字接口相同。這意味著它們的輸出理論上應該直接位于彼此之上。一般來說，有兩種方法可以描述IBIS模型輸出與SPICE模型參考的接近程度：定性和定量方法。用戶可以采用這兩種方法來確定IBIS模型與SPICE模型的關聯關系。

定性FOM測試利用用戶的觀察結果。它涉及對兩個輸出的目視檢查，以確定相關性是否通過。這可以通過疊加IBIS和SPICE的輸出結果來完成，并使用工程判斷來確定圖形是否相關。它可以作為相關性的初步測試，然后再進行定量FOM測試。當接口以相對較低的頻率或比特率運行時，此測試就足夠了。

另一個定性FOM測試在IBIS IO緩沖器精度手冊中介紹，即曲線包絡指標。它使用由過程電壓溫度極端值定義的最小和最大曲線。最小曲線和最大曲線用作相關性的邊界。為了達到及格分數，IBIS結果上的所有點都應落在最小和最大曲線內。此方法不適用于本文，因為這僅限于典型條件。

定量FOM測試使用數學運算來衡量IBIS與SPICE的相關性。曲線疊加指標也出現在IBIS IO緩沖精度手冊中，它使用IBIS和SPICE輸出的數據點。它計算IBIS和參考數據點之間x軸或y軸差異的絕對值之和除以軸中使用的總范圍與點數的乘積。公式3對此進行了說明，適合作為本文用例中的相關方法。但是，還有其他因素需要考慮。公式3中給出的FOM要求IBIS和SPICE的結果應映射到公共x-y網格上，這將使用數值算法和插值方法。如果用戶想要進行快速定量FOM測試，本文介紹了另一種方法，即曲線面積度量，它使用曲線和x軸限定的區域。

曲線面積度量以SPICE結果為參考，比較IBIS曲線下計算面積。它的定義見公式4。但是，在進行曲線面積度量測試之前，需要創建的模型通過定性測試。這確保了IBIS和SPICE曲線同相并相互疊加。在獲取曲線下的面積時，用戶可以使用梯形規則或中點規則等數值方法，因為IBIS和SPICE結果使用相同的方法。在使用此方法時，建議使用盡可能多的點，以更好地近似區域。

驗證 ADxxxx IBIS 模型

IBIS模型驗證的第一步是解析器測試。圖 31 顯示了使用 HyperLynx 可視化 IBIS 編輯器編寫的 adxxxx.ibs IBIS 模型文件的解析器測試結果。當用戶執行解析器測試時，目標是不接收任何錯誤。如果出現任何錯誤或警告提示，模型制作者需要修復它們。這保證了IBIS模型在仿真工具之間的兼容性。

圖 31.ADxxxx 解析器測試結果。

下一步涉及設置 FOM 參數。本文僅限于使用定性FOM和曲線面積指標作為相關性度量。該測試將涉及IBIS和SPICE使用相同的負載條件和輸入激勵的瞬態響應曲線。計算出的曲線面積指標FOM應為≥95%才能通過相關性。DOUT1、DIN1 和 EN 的相關性在以下各節中顯示。

杜特1

LTspice上用于DOUT1相關性的SPICE測試平臺如圖32所示。在原理圖上放置了適當的電壓電源以啟用驅動器，并在DIN1引腳上放置一個脈沖信號源以驅動DOUT1。在LTspice中完成DOUT1驅動器模型需要額外的組件。C_comp代表芯片電容。將C_comp和C_load添加到LTspice模型后，放置RLC封裝寄生效應（R_pkg、L_pkg、C_pkg）和C_load。

圖 32.LTspice DOUT1相關測試平臺。

DOUT1 IBIS 模型相關性測試平臺是在是德科技高級設計系統 （ADS） 上設置的，如圖 33 所示。相同的輸入激勵、C_load、電壓源和瞬態分析用作LTspice測試平臺。但是，C_comp和RLC封裝寄生效應未放置在ADS原理圖上，因為它們已經包含在3態IBIS模塊中。

圖 33.ADS OUT1 相關測試平臺。

瞬態響應曲線是從C_load開始測量的。LTspice和ADS結果已被比較并相互疊加以進行定性FOM。如圖34所示，LTspice和ADS DOUT1響應非常相似。差異可以用曲線面積度量來量化。曲線下的面積是在1 μs瞬態持續時間內計算的。計算出的曲線面積指標為 99.79%，滿足設定的 ≥95% 通過條件。因此，DOUT1 IBIS模型與SPICE模型相關。

圖 34.LTspice與IBIS模型OUT1響應。

DIN1 和 EN

在驗證輸入端口時，LTspice和ADS的瞬態響應曲線將通過定性FOM和曲線面積指標相關聯。LTspice中的測試平臺如圖35所示。這適用于 DIN1 和 EN 引腳。與DOUT1一樣，提取的C_comp放置在DIN1端口，然后是RLC封裝寄生效應。之后，連接一個50 Ω R_series電阻，后接一個輸入激勵脈沖電壓電源。用于測量響應的探測點在DIN1_probe。

圖 35.LTspice DI1 相關測試平臺。

用于驗證輸入端口的是德科技 ADS 測試平臺如圖 36 所示。類似地，在輸入端口之前放置一個R_series 50 Ω電阻，并使用相同的輸入脈沖激勵。未放置C_comp和RLC寄生效應，因為它們已經包含在IBIS模塊中。用于測量瞬態響應的探頭處于DI1_probe。

圖 36.ADS DI1 相關測試平臺。

LTspice和ADS的瞬態響應曲線相互疊加，用于定性FOM測試。如圖37所示，曲線是相同的——LTspice曲線完全落后于ADS曲線。DI1 的計算曲線面積指標為 100%，滿足設定的 ≥95% 通過條件。從EN引腳相關結果中也獲得了相同的繪圖和曲線面積度量。

圖 37.LTspice與IBIS模型DI1響應。

結語

本文介紹了如何使用LTspice提取數據和構建IBIS模型的方法。它還提供了一種通過定性FOM和通過曲線面積度量定量FOM將IBIS模型與參考SPICE模型相關聯的方法。這可以讓用戶確信IBIS模型的行為與SPICE模型類似。盡管本文未介紹其他類型的數字 IO，但提取C_comp、I-V 數據和 V-T 數據的過程可以作為創建其他類型的 IO 模型的墊腳石。